1. Versal架构与量产测试概览
AMD Versal 属于 ACAP（Adaptive Compute Acceleration Platform，自适应计算加速平台），它不是传统意义上“FPGA 加几个硬核”的简单叠加，而是把标量处理、可编程逻辑、矢量/DSP 引擎和专用硬件加速单元集成在同一颗芯片上，并通过片上网络（NoC）与存储层次把它们连接起来。理解这一异构结构，是理解量产测试为何复杂、可靠性验证为何必须分层设计的前提。
一、ACAP 异构架构的四个计算域
从测试与验证视角看，Versal 可以拆成四类彼此耦合、但测试手段差异很大的资源：
- 标量处理域（PS）：双核 Arm Cortex-A72 应用处理器与双核 Cortex-R5F 实时处理器，负责启动、控制、协议栈与系统管理。它们有独立的复位、时钟、电源域和 JTAG/调试通路。
- 可编程逻辑域（PL）：传统 FPGA 可编程阵列，包含 CLB、Block RAM、UltraRAM、DSP58 等，是逻辑功能与接口实现的主体。
- AI Engine 域（AIE）：由大量 VLIW 矢量处理器、AIE 存储器和 AXI 流接口组成的阵列，面向高吞吐信号处理与矩阵运算，具有独立的时钟、电源与阵列互连。
- 专用硬件加速与接口域：包括 DDR 控制器、PCIe、100G 以太网、视频编解码、加解密等硬核，以及连接各域的 NoC 与 PMC（平台管理控制器）。
这些域共享封装、供电网络和部分时钟资源，却拥有各自独立的配置路径与电源域。因此，一个“芯片是否正常”的问题，往往要先回答“是哪个域、在哪条通路上、在什么电压/温度/频率条件下不正常”。
二、量产测试流程：从晶圆到系统级
Versal 的量产测试通常沿三条主线推进。第一条是晶圆测试（CP/Wafer Sort）：探针台接触晶圆上的芯片焊盘，ATE 施加电源与激励，执行短路/开路、漏电、扫描链、存储器 BIST 等结构性测试，尽早剔除明显缺陷，避免坏片进入昂贵的封装环节。第二条是终测（FT/Final Test）：封装后的器件在分选机上完成全功能与参数测试，包括各电源域电流、PLL 锁定、收发器眼图、DDR 训练、AIE 阵列功能、PCIe 链路训练等，并按频率、温度、电压分档（binning）。第三条是系统级测试（SLT）：把器件装到接近真实应用的板卡上，执行启动、加载镜像、跑真实负载，覆盖 ATE 难以复现的软硬件交互场景。
这三条主线并非简单串联，而是按“覆盖—成本—时间”三角做权衡。例如，AIE 阵列规模大、内部节点多，若在 ATE 上逐点扫描，测试时间会急剧膨胀；常见做法是用片上 BIST 与内建自测模式压缩向量，再在 SLT 中用真实 AI 负载做补充覆盖。测试程序开发时，通常先定义测试项清单，再为每项确定激励源、观测点、判定门限和失效 bin，最后做测试时间与并测数（site count）优化。
三、可靠性验证的目标与挑战
可靠性验证要回答的不是“现在能不能工作”，而是“在规定的寿命、温度、电压和负载条件下，失效率是否低于目标”。对 Versal 这类异构器件，目标通常包括：
- 结构可靠性：电迁移、时间相关介质击穿（TDDB）、负偏压温度不稳定性（NBTI）等导致的参数漂移与失效。
- 环境可靠性：高温工作寿命（HTOL）、温度循环、湿热、机械振动等应力下的退化。
- 系统可靠性：多电源域上电时序、复位竞争、NoC 拥塞、AIE 阵列局部过热等系统级风险。
挑战主要来自三方面。其一是异构耦合：PS、PL、AIE 与硬核共享供电与封装热路径，一个域的应力可能通过电源噪声或温度耦合到另一个域，使失效归因困难。其二是测试覆盖与成本：AIE 与 NoC 的内部可观测性有限，全扫描代价高，需要 BIST、内建自测与 SLT 组合覆盖。其三是条件空间巨大：电压、频率、温度、负载组合众多，不可能穷举，必须基于风险与物理机理选取加速应力条件，并用统计方法外推寿命。
四、把架构、测试与可靠性串起来
实际项目中，三者是同一套数据链的不同环节。架构决定了可测性设计（DFT）的插入点：扫描链覆盖 PL 寄存器，MBIST 覆盖存储器，LBIST 覆盖逻辑，AIE 与 NoC 需要专用自测通路。量产测试把这些通路组织成可执行的测试程序，并输出每颗芯片的测试数据。可靠性验证则从这些数据中抽取样本，施加加速应力，观察参数漂移与失效模式，再反推测试门限是否需要收紧、DFT 覆盖是否需要加强。
因此，学习本章后续内容时，建议始终带着三个问题：这个域怎么被激励和观测？这条测试项覆盖了什么失效机理？这个门限在寿命与应力外推下是否仍然成立？把这三个问题贯穿到测试程序开发、失效分析和可靠性评估中，才能把 Versal 的异构复杂性转化为可管理、可复现的量产测试与验证流程。