3. Vitis统一软件平台与开发环境

Versal 的设计与传统 FPGA 最大的不同，在于它把标量处理器（PS 端的 Arm Cortex-A72/A78 与 Cortex-R5F）、可编程逻辑（PL）和 AI Engine（AIE）阵列放进同一颗芯片。要让这三类计算资源协同工作，仅靠 Vivado 的硬件视角是不够的，必须有一套统一的软件工具链来组织主机程序、内核、AIE 图与硬件平台。Vitis 统一软件平台正是承担这一角色的工具集合。本节围绕 Vitis IDE、Vitis Analyzer、Vitis HLS、AI Engine 编译器，以及平台工程的创建、目标平台导入与验证展开。

一、Vitis 工具链的组成与分工

Vitis 并不是单一程序，而是一组围绕“平台 + 应用”模型协作的工具。理解它们各自负责哪一段，是后续操作不迷路的前提。

• Vitis IDE：图形化集成环境，用于创建平台工程与应用工程、管理源码、配置编译选项、触发构建与下载调试。它把底层命令行流程封装为可视操作。
• Vitis HLS：高层次综合工具，把 C/C++ 函数综合为可综合的 RTL 或编译为 PL 内核，输出接口、时序与资源报告，是算法从软件描述走向硬件加速的关键环节。
• AI Engine 编译器（aiecompiler）：把描述 AIE 阵列数据流图的代码编译为 AIE 可执行镜像，同时生成 PL 侧接口逻辑与主机侧控制代码，是 AIE 部分的核心编译工具。
• Vitis Analyzer：结果分析工具，读取编译与运行产生的报告，展示 AIE 图结构、内核映射、时序、吞吐与主机—内核—AIE 之间的数据搬运情况。
• 平台工程（Platform Project）：把 Vivado 导出的 XSA 硬件描述封装为 Vitis 可用的平台，定义处理器域、启动方式、时钟与接口，是应用工程的“地基”。

这些工具的关系可以用下面的结构图表示：Vivado 提供硬件底座，Vitis 平台工程把它封装为可复用平台，应用工程在其上分别调用 HLS 与 AIE 编译器生成 PL 与 AIE 组件，最终由主机程序统一调度，Analyzer 负责回看结果。

二、平台工程创建与目标平台导入

平台工程是应用工程的依赖项，必须先建立。典型流程是：在 Vivado 中完成包含 PS、AIE、必要 PL 接口的硬件设计，导出 XSA；随后在 Vitis 中新建 Platform Project，导入该 XSA。导入后需要确认几个关键点：处理器域是否正确列出（例如 psu_cortexa72_0、psv_cortexr5_0），启动方式（如 QSPI、SD、JTAG）是否与板卡一致，AIE 时钟与 PL 时钟频率是否与硬件约束匹配。若这些信息缺失，应用工程在链接阶段会报找不到域或时钟的错误。

平台构建完成后会生成平台目录，其中包含硬件描述、域定义与启动文件。只有平台构建成功，才能被应用工程引用。这一步常被忽略：很多人导入了 XSA 就直接建应用工程，结果平台尚未 build，导致后续编译失败。

三、应用工程与编译流程

应用工程在平台之上创建，选择目标平台与处理器域后，工程会继承平台的时钟与接口定义。随后把 HLS 生成的 .xo 内核、AIE 图源码以及主机程序加入工程。构建时，Vitis 会依次调用 HLS 结果、AIE 编译器与主机交叉编译工具链，最终生成可下载的镜像。

以一个向量加法为例：主机程序在 PS 端分配内存、填充输入、启动 PL 内核或 AIE 图、等待完成并读回结果。HLS 内核的接口通常配置为 m_axi 用于大块数据搬运，s_axilite 用于控制寄存器。AIE 图则通过 graph 与 kernel 描述数据从 PL 到 AIE 再回到 PL 的路径。编译完成后，Vitis Analyzer 可以打开生成的报告，查看 AIE 阵列占用、内核映射位置、PL 时序是否收敛，以及主机与加速器之间的数据搬运是否成为瓶颈。

四、目标平台验证

平台导入后不能只看“构建成功”，还要做基本验证。常用做法是：先用一个最小应用工程（例如仅打印版本或点亮 LED）在目标板上运行，确认启动链路、时钟与下载通路正常；再逐步加入 HLS 内核与 AIE 图，观察 Analyzer 报告中的时序与吞吐是否符合预期。若最小工程都无法运行，问题通常出在平台域定义或启动方式，而不是应用代码。

五、常见问题与判断依据