2. Chiplet与2.5D/3D封装基础
Chiplet（芯粒）设计范式的兴起，标志着半导体行业从“单一巨型SoC”向“异构集成系统”的深刻转型。随着先进制程逼近物理极限，单芯片集成带来的成本飙升与良率挑战日益严峻，而Chiplet通过将大芯片拆解为多个具有特定功能的小芯片（Die），再借助先进封装技术重新组合，实现了“以封装换制程”的性价比突破。在这一技术栈中，2.5D/3D封装是承载Chiplet互连的物理基座，而硅中介层（Silicon Interposer）则是2.5D封装中最核心的桥梁。本章将系统梳理Chiplet的演进逻辑，对比2.5D与3D封装的技术差异，深入剖析硅中介层的功能角色，并结合典型应用场景帮助工程师建立从架构到物理实现的完整认知框架。
上图从宏观视角勾勒了Chiplet架构演进、硅中介层核心角色、2.5D/3D封装对比以及典型应用场景之间的技术映射关系。后续内容将围绕这四个维度逐一展开，并结合信号完整性设计的关键考量进行深度剖析。
2.1 Chiplet架构演进：从单片集成到异构融合
核心原理：为什么需要Chiplet？
传统SoC设计遵循“单一Die集成所有功能”的路径，但随着制程节点推进至5nm及以下，芯片设计面临三重困境：光罩尺寸限制（最大约800mm²）、先进制程成本指数级上升（7nm掩膜成本超3000万美元）、良率与Die面积成反比（缺陷密度固定时，大芯片良率急剧下降）。Chiplet架构将大芯片拆解为多个功能明确的小芯粒（如计算芯粒、IO芯粒、存储芯粒），每个芯粒可选择最适合的制程节点制造，再通过先进封装集成。例如，逻辑芯粒用N3制程，IO芯粒用N7制程，模拟芯粒用N28制程，从而在性能、成本、良率之间取得最优平衡。
演进路径与关键技术节点
| 阶段 | 集成方式 | 互连密度（bump/mm²） | 典型代表 | 局限 |
|---|---|---|---|---|
| 1.0 | 多芯片模块（MCM） | <100 | Intel Pentium Pro | 互连稀疏，带宽低 |
| 2.0 | 2.5D硅中介层 | 100-1000 | AMD Fiji、NVIDIA A100 | 中介层成本高，翘曲控制难 |
| 3.0 | 3D堆叠（TSV+微凸点） | 1000-10000 | HBM、AMD 3D V-Cache | 散热瓶颈，测试复杂 |
| 4.0 | 混合键合（Hybrid Bonding） | >10000 | IMEC、TSMC SoIC | 工艺极难，良率挑战 |
案例拆解：AMD EPYC的Chiplet化实践
AMD在EPYC（Rome/Milan）系列中采用“IO Die + 多计算Die”的Chiplet方案。每个计算Die（CCD）基于7nm制程，包含8个Zen2核心；IO Die（cIOD）基于12nm制程，集成PCIe Gen4控制器、DDR4内存控制器和Infinity Fabric互连。通过2.5D封装将最多8个CCD与1个cIOD集成在硅中介层上。这一设计使EPYC 7742（64核）的Die面积仅为约500mm²（8×CCD 74mm² + cIOD 416mm²），相比单Die 64核设计（预计超800mm²）良率提升约30%，成本降低约40%。信号完整性方面，CCD与cIOD之间的Infinity Fabric总线运行在16GT/s，采用差分微带线布于中介层顶层，线宽/间距为0.4/0.4μm，插入损耗控制在-1.5dB以内，串扰隔离度优于-35dB。
2.2 2.5D与3D封装对比：技术特征与选型决策
核心原理：两种封装范式的物理本质
2.5D封装将多个Die并排安装在硅中介层上，Die与Die之间的信号通过中介层顶部的再分布层（RDL）横向互连，而中介层与封装基板之间通过TSV实现垂直电气连接。其本质是“平面扩展”，互连路径为：Die1→微凸点→中介层RDL→微凸点→Die2。3D封装则将多个Die垂直堆叠，通过TSV和微凸点（或混合键合）实现层间互连，信号路径为：Die1→TSV→微凸点→Die2。3D封装的优势在于互连密度极高（可超过10⁴ bumps/mm²），但散热路径长、热阻大，且需要更复杂的测试策略。
对比分析：关键参数与适用场景
| 维度 | 2.5D硅中介层 | 3D堆叠 |
|---|---|---|
| 互连密度 | 中等（0.4μm L/S RDL） | 高（TSV间距可至10μm以下） |
| 带宽密度 | ~1Tbps/mm² | ~10Tbps/mm² |
| 信号延迟 | 较低（横向传输） | 极低（垂直距离短） |
| 散热能力 | 较好（所有Die暴露于散热面） | 差（堆叠层间热阻大） |
| 制造复杂度 | 中等（中介层工艺成熟） | 高（TSV刻蚀/填充/键合） |
| 成本 | 较高（大面积中介层） | 极高（良率与测试成本） |
| 典型应用 | HPC、AI训练芯片 | HBM、3D V-Cache、图像传感器 |
选型决策流程
- 评估带宽需求：若Die间通信带宽需求>2Tbps/mm²，优先考虑3D；若<1Tbps/mm²，2.5D足够。
- 评估功耗密度：若单Die功耗>150W且堆叠层数>2，需谨慎选择3D，需额外设计散热通孔或微流道。
- 评估成本预算：2.5D中介层面积与成本成正比，3D则受限于TSV工艺和键合良率。
- 评估测试策略：3D堆叠必须在键合前对每个Die进行已知良好Die（KGD）测试，否则堆叠后良率损失不可接受。
2.3 硅中介层在异构集成中的角色
核心原理：硅中介层的功能定位
硅中介层本质上是一块高阻硅片（电阻率>1000Ω·cm），通过半导体工艺在其表面制作多层金属布线（RDL），并刻蚀TSV实现垂直导通。它在异构集成中扮演三个关键角色：信号互连层（提供高密度、低损耗的Die间通信通道）、电源分配网络（将封装基板的电源/地平面通过TSV和网格化布线分配给各Die）、机械支撑结构（为超薄Die提供刚性支撑，缓解翘曲）。
信号完整性设计要点
- 传输线结构：中介层RDL通常采用微带线或带状线结构。微带线（顶层布线，参考下层平面）特性阻抗易控制，但易受表面耦合影响；带状线（嵌入两层参考平面之间）屏蔽性好，但布线密度降低。
- 损耗控制：中介层布线长度通常为1-10mm，在28Gbps以上速率时，导体损耗和介质损耗不可忽略。需采用低损耗介质材料（Dk≈3.0，Df≈0.002）并优化线宽/间距。
- 串扰抑制：相邻信号线间距应≥3倍线宽，或采用差分布线（间距/线宽=2:1）。对于高速并行总线（如HBM接口），需在布线层间插入接地屏蔽线。
- TSV建模：TSV在高频下呈现电感特性（典型值0.1-0.3pH/μm），需在仿真模型中精确提取RLC参数。TSV与RDL连接处存在阻抗不连续点，需优化过渡结构。
案例拆解：HBM2E与GPU的2.5D集成
以NVIDIA A100为例，其采用台积电CoWoS-S技术，将1颗GA100 GPU Die与6颗HBM2E堆叠在硅中介层上。中介层尺寸约55mm×55mm，包含4层RDL（顶层信号，中间两层电源/地，底层信号），TSV间距40μm，TSV直径10μm。GPU与HBM之间的互连采用1024位宽接口，运行速率3.2Gbps/pin，总带宽达3.2TB/s。信号完整性设计关键点：HBM接口差分时钟线采用0.4μm线宽/0.4μm间距，特性阻抗85Ω±10%；数据线采用单端布线，线宽0.5μm，间距0.5μm，参考地平面距离1.2μm，目标阻抗50Ω±10%。通过三维电磁场仿真（HFSS）提取S参数，确保在1.6GHz基频下插入损耗<-2dB，回波损耗<-15dB。
2.4 典型应用场景与设计挑战
场景一：高性能计算（HPC）与数据中心
HPC芯片追求极致计算密度和内存带宽。典型架构为“计算芯粒+IO芯粒+HBM堆叠”。计算芯粒采用最先进制程，IO芯粒集成SerDes、PCIe控制器等，HBM提供高带宽存储。设计挑战在于：计算芯粒与HBM之间的信号完整性（超宽总线、高速率）、电源完整性（峰值电流达数百安培）、热管理（功耗密度超1W/mm²）。
场景二：AI加速器
AI训练芯片需要大规模矩阵运算，对“计算-存储”带宽要求极高。Google TPU v4采用类似Chiplet架构，将4个计算芯粒与2个存储芯粒集成在中介层上。关键设计指标是能效比（TOPS/W），因此需优化中介层布线的寄生电容以降低动态功耗。实测表明，中介层布线电容每降低10%，芯片能效可提升约3%。
场景三：消费电子SoC
智能手机AP（应用处理器）采用Chiplet方案可灵活组合CPU、GPU、NPU、Modem等芯粒。但消费电子对成本极为敏感，因此倾向于使用有机中介层（如Intel EMIB）或扇出型封装（如TSMC InFO）替代硅中介层。硅中介层仅用于高端旗舰芯片，如Apple M1 Ultra采用UltraFusion封装（基于硅中介层），实现2颗M1 Die的互连，带宽达2.5TB/s。
常见误区与总结复盘
总结：硅中介层设计是Chiplet架构成功的关键物理基础。工程师需同时掌握电磁场理论、半导体工艺、封装力学和系统架构知识。在实际项目中，建议采用“自顶向下”的设计流程：先确定系统级带宽和功耗预算，再分解为中介层布线规则和TSV布局方案，最后通过全波仿真和实测验证迭代优化。随着UCIe（Universal Chiplet Interconnect Express）标准的成熟，未来Chiplet互连将更加标准化，但硅中介层的信号完整性设计始终是决定系统性能上限的核心环节。