4. 晶圆级封装技术概览
晶圆级封装（Wafer-Level Packaging, WLP）是先进封装体系中“在晶圆上完成大部分或全部封装工序”的技术范式。与传统先切割芯片再逐颗封装的工艺不同，WLP 在晶圆尚未划片时即完成重布线（RDL）、凸点制作、介质层沉积等核心步骤，最终以整片晶圆为单位进行测试与切割。这种“先封装、后切割”的流程，使得封装尺寸与芯片尺寸几乎一致，或仅略大于芯片，从而在尺寸、电性能、散热路径和制造成本上获得显著优势。台积电的 InFO（Integrated Fan-Out）与 CoWoS 平台中，InFO 正是基于扇出型晶圆级封装（Fan-Out WLP）技术延伸而来，而 CoWoS 则属于扇出型与硅中介层技术的融合。理解 WLP 家族的技术谱系，是掌握台积电 3D 异构集成逻辑的基石。
4.1 从传统封装到晶圆级封装：核心范式转变
传统封装（如 QFN、BGA）的流程是：晶圆制造 → 划片 → 单颗芯片贴装 → 引线键合或倒装 → 塑封 → 切割成型。每一步都针对单颗芯片进行，效率低、尺寸大、寄生参数高。晶圆级封装将封装工序前移至晶圆阶段，在晶圆上完成介质层沉积、金属布线（RDL）、凸点下金属层（UBM）和焊球制备，最后才划片。这一转变带来三个核心优势：尺寸最小化（封装面积接近芯片面积）、电性能优化（互连路径缩短，寄生电感/电容降低）、批量成本摊薄（一次光刻/电镀处理整片晶圆）。
4.2 Fan-In WLP：芯片尺寸封装（WL-CSP）的原理与局限
核心原理：Fan-In WLP 直接在原始晶圆上制作 RDL 和焊球，所有 I/O 端口通过 RDL 重新分布到芯片表面的阵列区域，焊球直径和间距（Ball Pitch）受限于芯片面积。典型焊球间距为 0.3mm 至 0.5mm，芯片面积决定了可容纳的 I/O 上限。
判断方法：当芯片 I/O 数量较少（通常少于 200 个）、工作频率低于 1GHz、且对封装厚度敏感时，Fan-In WLP 是首选。典型应用包括电源管理 IC（PMIC）、射频开关、音频放大器、传感器等。
局限性：随着芯片功能增加，I/O 数量激增，但芯片面积无法同步增长，导致焊球间距被迫缩小至 0.2mm 以下，超出 PCB 组装能力。此外，Fan-In 无法实现多芯片集成，因为 RDL 层仅存在于单颗芯片表面。
| 特性 | Fan-In WLP（WL-CSP） | Fan-Out WLP（FOWLP） |
|---|---|---|
| RDL 范围 | 芯片边界内 | 可延伸至芯片外 |
| I/O 密度 | 低（≤200） | 中高（200-1000+） |
| 焊球间距 | 0.3-0.5mm | 0.3-0.8mm（可调） |
| 多芯片集成 | 不支持 | 支持（2-4 颗） |
| 典型应用 | PMIC、射频、传感器 | AP、基带、射频模组 |
4.3 Fan-Out WLP：突破芯片面积限制的扇出技术
核心原理：Fan-Out WLP 首先将已知良好芯片（KGD）重新排列在临时载板上，芯片之间填充环氧塑封料（EMC）形成重构晶圆。重构晶圆的面积远大于单颗芯片，因此 RDL 层可以自由地扇出到芯片边界之外，在更大面积上分布焊球。这一过程称为“芯片先置”（Chip-First）工艺。另一种“芯片后置”（Chip-Last）工艺则先制作 RDL 再贴装芯片。
台积电 InFO 的独特价值：InFO（Integrated Fan-Out）是台积电在 FOWLP 基础上优化的技术平台。与标准 FOWLP 相比，InFO 支持更精细的 RDL 线宽/间距（L/S 可达 2/2μm），并集成了 TIV（Through InFO Via）实现垂直互连，支持多芯片堆叠。InFO 的关键优势在于无需硅中介层，直接通过 RDL 实现芯片间互连，从而降低成本并缩短信号路径。苹果 A10 处理器首次采用 InFO-PoP（Package on Package），将 DRAM 堆叠在逻辑芯片上方，实现了当时业界最薄的封装厚度。
4.4 从 Fan-Out 到 CoWoS：异构集成的演进路径
当系统需要集成多个大尺寸芯片（如逻辑芯片 + HBM 高带宽内存）时，Fan-Out 的 RDL 布线能力无法满足超高密度互连需求。此时需要引入硅中介层（Silicon Interposer），即 CoWoS（Chip-on-Wafer-on-Substrate）技术。CoWoS 将逻辑芯片和 HBM 并排安装在硅中介层上，通过硅通孔（TSV）和微凸点实现芯片间超短距离互连，互连密度可达 Fan-Out 的 10 倍以上。
CoWoS 与 InFO 的定位差异：
- InFO：面向中高端移动应用和部分服务器芯片，I/O 密度适中，成本可控，无需 TSV。
- CoWoS-S：面向 HPC、AI 训练芯片，需要最大互连带宽和最高芯片间通信速率，硅中介层面积可达 2-3 个 reticle（光罩）尺寸。
- CoWoS-R / -L：分别使用有机 RDL 中介层和局部硅互连（LSI），在成本和性能之间取得折中。
4.5 案例拆解：从 Fan-Out 到 CoWoS 的选型决策
背景与约束：某 AI 加速卡项目需要集成 1 颗 600mm² 的逻辑芯片和 4 颗 HBM2E 内存，总 I/O 数量超过 8000 个，芯片间通信速率要求 2Tbps 以上。封装尺寸限制为 55mm × 55mm，功耗约 300W。
初始方案评估：
- 方案 A：InFO 多芯片模组 — 逻辑芯片 + 4 颗 HBM 并排布局，RDL 层数需 6 层以上，L/S 需达到 1.5/1.5μm。经仿真验证，RDL 布线密度不足，无法满足 2Tbps 带宽需求，且 6 层 RDL 的良率预计低于 70%。
- 方案 B：CoWoS-S 硅中介层 — 硅中介层面积 45mm × 45mm，采用 65nm 工艺节点，TSV 间距 40μm，微凸点间距 45μm。中介层上可布设 8 层 Cu 互连，L/S 为 0.4/0.4μm，完全满足带宽需求。
关键决策数据：
| 指标 | InFO 方案 | CoWoS-S 方案 |
|---|---|---|
| 最大互连密度（bump/mm²） | ~400 | ~2500 |
| RDL 层数 | 6（预估） | 8（硅中介层） |
| 预估良率 | 68% | 82% |
| 封装厚度 | 1.2mm | 1.5mm |
| 单位成本（相对） | 0.7x | 1.0x（基准） |
分析判断过程：虽然 InFO 成本更低，但互连密度不足导致信号完整性无法达标。CoWoS-S 虽然成本更高，但良率反而优于 InFO 的 6 层 RDL 方案，且电性能满足要求。最终选择 CoWoS-S，并优化了中介层布局：将 HBM 放置在逻辑芯片两侧，缩短关键信号路径。
结果与复盘：CoWoS-S 方案成功实现 2.4Tbps 的芯片间带宽，封装翘曲控制在 50μm 以内。复盘经验：当 I/O 密度需求超过 1000/mm² 时，应直接考虑 CoWoS 平台，而非强行堆叠 InFO 的 RDL 层数。此外，硅中介层的热膨胀系数（CTE）与有机基板不匹配，需在底部填充胶（Underfill）材料选择上留足验证时间。
4.6 常见误区与总结复盘
误区一：Fan-Out 可以完全替代 CoWoS。实际上，Fan-Out 的 RDL 布线能力受限于有机介质层的精度，无法实现 0.4μm 以下的线宽，而硅中介层可以做到 0.2μm 甚至更细。对于需要超高互连密度的 HPC 芯片，CoWoS 仍是唯一选择。
误区二：WLP 只适用于小尺寸芯片。随着重构晶圆技术和载板技术的发展，Fan-Out 已能支持 12 英寸晶圆级封装，芯片面积可达 800mm² 以上。但面积增大后，翘曲和热管理问题会显著恶化，需要引入加强环（Stiffener）或背磨工艺。
误区三：所有 WLP 都适合移动设备。CoWoS 封装厚度通常在 1.5mm 以上，且需要大面积硅中介层，不适合超薄手机。移动设备应优先选择 InFO-PoP 或 Fan-Out 单芯片封装。