2. 半导体封装基础
半导体封装的历史，本质上是一部关于“如何更高效、更可靠地将芯片与外部世界连接”的演进史。从早期单芯片的简单保护，到如今台积电CoWoS所代表的晶圆级异构集成，封装技术的每一次跃迁都深刻影响着系统性能、功耗与成本。理解这一演进脉络，掌握封装层级与核心术语，是学习CoWoS技术不可或缺的基石。本章将系统梳理从传统封装到先进封装的路径，并厘清芯片级、晶圆级、系统级封装的定义与边界。
2.1 从传统封装到先进封装：核心驱动力与范式转移
传统封装的核心功能可以概括为四个“保护”：机械保护（防止芯片物理损伤）、电气连接（将芯片I/O引出至系统板）、散热通道（将芯片热量导出）以及环境隔离（防潮、防尘、防腐蚀）。DIP（双列直插）、QFP（四方扁平封装）和BGA（球栅阵列）是这一时代的典型代表。然而，随着半导体工艺逼近物理极限，单纯依靠晶体管微缩带来的性能提升（即“摩尔定律”）正在放缓。系统级性能的进一步提升，越来越依赖于封装级集成——即通过先进的封装技术，将多个不同工艺节点、不同功能的芯片（如逻辑、存储、模拟、射频）在三维空间内高密度互连，实现“超越摩尔（More than Moore）”。
这一转变带来了几个关键变化：互连密度从传统封装的每平方毫米数十个凸点，提升到先进封装的每平方毫米数千甚至上万个微凸点（μBump）；互连距离从毫米级缩短到微米级，显著降低了信号传输延迟和功耗；设计范式从“单芯片SoC”转向“多芯片Chiplet”异构集成，允许不同功能模块采用最合适的工艺节点，从而在性能、成本、良率之间取得最优平衡。
2.2 封装层级：芯片级、晶圆级与系统级
理解封装层级是把握技术演进的关键。按照工艺载体和集成规模，封装可分为三个主要层级：
| 层级 | 定义 | 典型工艺 | 核心特征 | 代表产品 |
|---|---|---|---|---|
| 芯片级封装 | 对单颗已切割的裸片进行封装 | WB（引线键合）、FC（倒装）、WLCSP（晶圆级芯片封装） | 单芯片、尺寸小、成本低 | 手机电源管理IC、射频开关 |
| 晶圆级封装 | 在晶圆尚未切割时完成大部分封装工艺 | Fan-Out（扇出型）、InFO（集成扇出）、RDL（再布线层） | 无基板、可扇出I/O、适合高密度 | 苹果A系列处理器（InFO）、基带芯片 |
| 系统级封装 | 将多个芯片、无源器件、MEMS等集成在一个封装体内 | SiP（系统级封装）、2.5D/3D IC、CoWoS | 多芯片异构、系统功能完整、带宽高 | NVIDIA A100/H100 GPU（CoWoS）、Apple M系列（InFO-L） |
需要特别指出的是，晶圆级封装与系统级封装并非互斥概念。晶圆级封装强调的是“工艺载体”，即在晶圆上完成封装；而系统级封装强调的是“集成规模”，即多芯片的系统集成。台积电的InFO技术属于晶圆级扇出封装，而CoWoS则属于基于硅中介层的2.5D系统级封装。在实际工程中，两者常结合使用，例如CoWoS工艺中，逻辑芯片和存储芯片先通过晶圆级工艺（Chip-on-Wafer）集成，再与基板结合（on-Substrate）。
2.3 关键术语与判断方法
在阅读先进封装文献或与供应商沟通时，以下术语是必须掌握的“行话”：
- TSV（硅通孔）：贯穿硅衬底的垂直导电通道，是实现3D堆叠和2.5D中介层互连的核心技术。TSV的直径、深度、填充材料（铜、钨）直接影响信号完整性和散热性能。
- Interposer（中介层）：位于芯片与封装基板之间的中间层，用于提供高密度互连。硅中介层（Si Interposer）因与芯片热膨胀系数匹配、可制作精细线宽而成为2.5D封装的主流选择。
- RDL（再布线层）：在芯片或晶圆表面重新分布I/O焊盘位置的金属布线层。Fan-Out封装的核心就是通过RDL将芯片的I/O扇出到封装边界。
- μBump（微凸点）：用于芯片与芯片、芯片与中介层之间互连的微小焊球，间距通常在40μm以下，是CoWoS实现高密度互连的关键。
- Chiplet（芯粒）：将原本完整的SoC拆分为多个功能独立的裸片，再通过先进封装集成。Chiplet是异构集成的设计基础。
1. 看载体：封装工艺是否在晶圆上完成？是则属于晶圆级。
2. 看芯片数量：封装体内是否包含多个有源芯片？是则属于系统级。
3. 看互连方式：是否存在TSV或硅中介层？是则属于2.5D/3D先进封装范畴。
2.4 案例拆解：从单芯片到异构集成的工程实践
为了更直观地理解封装层级的实际应用，我们以智能手机应用处理器（AP）的封装演进为例进行拆解。
背景与约束：2015年左右，旗舰手机AP（如高通骁龙820）采用单芯片SoC方案，内部集成了CPU、GPU、DSP、基带等模块。随着功能增加，芯片面积不断增大，导致成本上升、良率下降。同时，内存（LPDDR4）与AP之间的通信带宽成为性能瓶颈。
初始现象与目标：AP与内存分离封装在PCB上，两者之间的互连走线长度超过10mm，信号延迟和功耗较高。目标是将内存与AP集成在同一封装内，缩短互连距离，提升带宽。
关键输入数据：AP芯片面积约100mm²，内存芯片面积约50mm²，两者之间的数据总线宽度要求达到64bit，工作频率1600MHz。
分析判断过程：若采用传统的引线键合或倒装封装，无法在如此小的封装体内实现64bit高密度互连。若采用2.5D硅中介层方案，成本过高，且对于两颗芯片的集成来说“杀鸡用牛刀”。台积电的InFO（集成扇出）技术成为最优解——它利用晶圆级封装工艺，在晶圆上直接制作RDL，将AP和内存芯片并排嵌入，无需硅中介层和TSV，成本显著降低。
实际操作步骤：
- 在晶圆上涂布介质层，形成芯片嵌入区域。
- 将AP和内存芯片精确放置（Die Placement）在晶圆上。
- 通过压缩成型（Compression Molding）填充介质，形成重构晶圆（Reconstituted Wafer）。
- 在重构晶圆表面制作多层RDL，实现芯片间及芯片与外部焊球的互连。
- 切割、测试、封装成最终产品。
结果对比：采用InFO封装后，AP与内存之间的互连长度缩短至1mm以内，信号延迟降低约50%，功耗降低约30%，同时封装厚度比传统PoP（封装堆叠）方案更薄。苹果从A10处理器开始采用InFO，至今仍是其主流封装方案。
风险与代价：InFO工艺对芯片放置精度要求极高（±5μm以内），且RDL的良率直接影响整体成本。此外，由于没有硅中介层，芯片间的互连密度仍低于CoWoS，不适合需要超高带宽（如HBM内存）的场景。
复盘经验：封装方案的选择是性能、成本、良率、上市时间的综合权衡。对于两颗芯片的集成，InFO是性价比最优解；而对于需要数十颗芯片（如GPU+多颗HBM）的AI加速卡，CoWoS则是唯一选择。
2.5 总结与复盘
本章从封装的功能本质出发，梳理了从传统封装到先进封装的演进逻辑，明确了芯片级、晶圆级、系统级三个封装层级的定义与边界，并解析了TSV、Interposer、RDL、Chiplet等关键术语。核心要点如下：
- 先进封装的驱动力是“超越摩尔”，即通过系统级集成延续性能提升。
- 封装层级的关键区分维度是工艺载体（晶圆级 vs. 芯片级）和集成规模（系统级 vs. 单芯片）。
- CoWoS属于2.5D系统级封装，其核心是硅中介层和TSV技术，适用于超高带宽、多芯片异构集成场景。
- 封装方案的选择必须基于系统级权衡，而非单一技术指标。