3. 故障模型与失效机制

在DFT（可测试性设计）工程实践中，故障模型是连接物理缺陷与测试向量的桥梁。芯片制造过程中的任何偏差——无论是工艺波动、材料缺陷还是封装应力——最终都会表现为逻辑功能或时序参数上的异常。本章将系统梳理四大经典故障模型（固定故障、跳变故障、桥接故障、延迟故障）的数学定义、物理失效根源以及它们在诊断流程中的实际应用。理解这些模型，是进行故障字典构建、ATPG（自动测试向量生成）和良率分析的前提。

3.1 固定故障模型（Stuck-At Fault, SAF）

核心原理

固定故障是最经典、最基础的逻辑故障模型。它假设电路中的某个信号节点永久性地固定在逻辑0（SA0）或逻辑1（SA1）上，无论上游逻辑如何变化，该节点的值保持不变。该模型由Eldred于1959年首次提出，至今仍是DFT测试覆盖率计算的基础。固定故障的数学表达为：对于节点n，若存在SA0故障，则n≡0；若存在SA1故障，则n≡1。在实际CMOS工艺中，SA0通常对应节点对地短路或下拉网络开路，SA1则对应节点对电源短路或上拉网络开路。

判断方法与操作流程

固定故障的测试生成遵循“敏化-传播-确认”三步法：

1. 故障敏化：将故障节点的逻辑值设置为与故障值相反（SA0需置1，SA1需置0），使故障能够被激活。
2. 路径传播：将故障效应通过组合逻辑路径传播到至少一个可观测输出端。
3. 逻辑确认：确保所有非相关输入条件满足，不阻塞传播路径。

例如，对于一个2输入与非门（NAND），输出端SA0故障的测试向量为AB=11（正常输出0，故障输出1），而输出端SA1故障的测试向量为AB=01或10或00（正常输出1，故障输出0）。

故障类型	物理失效机制	测试向量示例	可检测性
SA0（固定为0）	金属线对地短路、NMOS管栅氧击穿	节点需置1	高
SA1（固定为1）	金属线对电源短路、PMOS管阈值漂移	节点需置0	高
输入引脚SA0	键合线断裂、ESD保护二极管击穿	输入置1	中
输出引脚SA1	输出驱动管烧毁、封装引脚氧化	输入置0	中

案例拆解：某MCU芯片GPIO引脚SA1故障诊断

背景与约束：某汽车电子MCU在系统级测试中，GPIO_PA0引脚输出始终为高电平，导致外部LED无法熄灭。该芯片采用40nm工艺，封装为QFP-64。

初始现象：功能测试中，向PA0写入0，但示波器测量引脚电压仍为3.3V。初步判断为引脚驱动电路故障。

分析过程：

1. 使用ATE（自动测试设备）对PA0施加SA1测试向量，发现故障响应与SA1模型完全匹配。
2. 通过故障字典定位，嫌疑节点锁定在PA0输出驱动器的PMOS管栅极。
3. 物理失效分析（PFA）采用聚焦离子束（FIB）切割，SEM观察发现PMOS管栅极多晶硅层存在针孔缺陷，导致栅极与源极短路。

操作步骤：

• 步骤1：运行ATPG生成SAF测试向量集，执行扫描链测试。
• 步骤2：将失败日志导入诊断工具，进行故障候选排序。
• 步骤3：对Top 3候选节点进行电压对比测试（VDD=3.3V/2.5V/1.8V），观察故障行为变化。
• 步骤4：FIB切割验证，确认PMOS栅极缺陷。

结果与复盘：最终确认是光刻工艺中颗粒污染导致栅极多晶硅残留。该案例表明，SAF模型在诊断中能快速缩小范围，但需结合电压扫描和物理分析确认具体失效机制。

3.2 跳变故障模型（Transition Fault, TF）

核心原理

跳变故障关注的是时序行为，它假设某个节点在时钟沿到来时无法完成预期的逻辑跳变（0→1或1→0）。跳变故障分为慢上升（slow-to-rise）和慢下降（slow-to-fall）两类。该模型主要用于检测时序相关的缺陷，如门延迟过大、晶体管驱动能力不足等。与固定故障不同，跳变故障需要两个连续的测试向量：第一个向量将节点初始化到初始状态，第二个向量触发跳变并传播。

判断方法与操作流程

跳变故障测试生成采用“双向量”方法：

1. 初始化向量V1：将目标节点设置为跳变的起始状态（如慢上升故障需先置0）。
2. 启动向量V2：在V1基础上施加激励，使节点发生目标跳变，同时将跳变效应传播到可观测点。

测试时序要求：V1和V2之间必须间隔一个时钟周期（或指定时间窗口），以捕捉跳变沿。在实际扫描测试中，通常使用“launch-on-capture”（LOC）或“launch-on-shift”（LOS）两种方案。

跳变类型	物理失效机制	测试条件	典型缺陷
慢上升（STR）	PMOS管驱动电流不足、栅极电容过大	V1=0, V2=1	金属线电阻增大
慢下降（STF）	NMOS管驱动电流不足、负载电容过大	V1=1, V2=0	接触孔电阻增大
路径延迟故障	多级门延迟累积超限	长路径敏化	工艺角偏差

案例拆解：DDR接口写路径跳变故障

背景：某AI加速芯片的DDR3接口在高温（85°C）环境下出现数据写入错误，常温下功能正常。

现象：系统级压力测试中，连续写入0x5A5A5A5A模式时，读取数据出现偶发位翻转。

分析：

• 使用ATE在85°C下运行跳变故障测试，发现数据线DQ[3]存在慢上升故障。
• 通过扫描链诊断，定位到DQ[3]输出驱动器的上拉网络。
• 电性测量显示，PMOS管饱和电流比规格低30%。

处理：将DQ[3]驱动器的W/L比从10/0.18调整为12/0.18，重新流片后故障消除。该案例说明跳变故障模型能有效捕捉温度相关的时序退化。

3.3 桥接故障模型（Bridging Fault, BF）

核心原理

桥接故障是指两条或多条信号线之间发生非预期的短路连接。根据短路后的逻辑行为，可分为“线与”（wired-AND）和“线或”（wired-OR）两种类型。在CMOS工艺中，桥接故障通常由金属残留、介质层击穿或封装引线变形引起。桥接故障的检测比固定故障复杂，因为故障行为取决于驱动冲突节点的相对强度。

判断方法与操作流程

桥接故障测试的关键在于制造“驱动冲突”：

1. 识别候选桥接对：基于版图相邻性分析，提取物理距离小于阈值的信号线对。
2. 生成冲突向量：使两条线分别驱动相反的逻辑值（0和1），观察短路后的实际逻辑。
3. 传播与观测：将桥接效应传播到输出端。

例如，两条相邻信号线A和B，若A=1、B=0，桥接后若表现为线与，则A和B均被拉低至0；若表现为线或，则均被拉高至1。

桥接类型	逻辑行为	物理机制	检测难度
线与（Wired-AND）	任一为0则结果为0	NMOS强下拉	中
线或（Wired-OR）	任一为1则结果为1	PMOS强上拉	中
反馈桥接	形成振荡器或锁存器	输出到输入短路	高
电源-信号桥接	信号被钳位到电源轨	金属溅射	低

案例拆解：FPGA内部LUT桥接故障

背景：某通信设备中FPGA的查找表（LUT）输出异常，导致逻辑功能错误。

现象：配置为4输入LUT时，输入组合1010和1110产生相同输出，而真值表应不同。

分析：

• 运行桥接故障诊断，发现LUT的输入A[2]和A[3]之间存在线与桥接。
• 通过配置不同LUT映射，确认故障跟随特定物理位置。
• 使用红外热成像检测到桥接区域温度异常升高。

处理：该FPGA批次存在金属层颗粒缺陷，厂商召回并改进清洗工艺。此案例表明，桥接故障诊断需要结合逻辑分析和物理定位手段。

3.4 延迟故障模型（Delay Fault, DF）

核心原理

延迟故障关注的是信号传播时间超出设计规格。它分为两类：门延迟故障（Gate Delay Fault）和路径延迟故障（Path Delay Fault）。门延迟故障假设单个逻辑门的延迟增加超过容限；路径延迟故障则关注整条组合路径的累积延迟。延迟故障的物理根源包括：晶体管阈值电压漂移、互连线电阻电容（RC）增大、电源电压下降等。

判断方法与操作流程

延迟故障测试的核心是“时序测量”：

1. 路径选择：选择关键路径（时序裕量最小的路径）作为测试目标。
2. 双向量施加：在路径起点施加跳变，在终点捕获输出。
3. 时序比较：将捕获时间与设计规格比较，超出则判定为故障。

在实际测试中，通常使用“transition fault”测试覆盖门延迟，使用“path delay”测试覆盖关键路径。对于高速接口（如DDR、SerDes），还需进行眼图测试和抖动分析。

延迟类型	测试方法	失效机制	诊断精度
门延迟	跳变测试	单门驱动退化	中
路径延迟	时序分析+ATPG	多级累积	高
时钟偏移	时钟抖动测量	时钟树不平衡	高
建立/保持时间	时序裕量测试	触发器时序退化	高

案例拆解：SerDes发送器路径延迟故障

背景：某数据中心交换机SerDes通道在10Gbps速率下误码率（BER）超标。

现象：PRBS31测试中，BER达到1E-9（规格为1E-12），且随温度升高恶化。

分析：

• 使用ATE进行路径延迟测试，发现发送器数据路径存在约15ps的额外延迟。
• 通过扫描链诊断，定位到输出驱动器的预加重电路。
• SPICE仿真显示，该电路在高温下驱动电流下降20%。

处理：调整预加重系数并增加温度补偿电路，重新流片后BER恢复至1E-14。该案例展示了延迟故障模型在高速接口调试中的关键作用。

3.5 故障模型对比与选择策略

在实际DFT流程中，需要根据设计类型、工艺节点和测试成本选择合适的故障模型组合。下表总结了各模型的适用场景：

模型	覆盖缺陷类型	测试成本	诊断精度	适用场景
SAF	短路/断路	低	中	所有数字电路
TF	时序退化	中	中高	高速同步电路
BF	相邻线短路	中高	高	深亚微米工艺
DF	路径延迟	高	高	高性能接口

常见误区与总结复盘

• 误区1：认为SAF覆盖率100%就代表芯片完全可靠。实际上，SAF无法覆盖时序和桥接缺陷。
• 误区2：忽略故障模型之间的交互。例如，一个桥接故障可能同时表现为SAF和TF行为。
• 误区3：在诊断时过度依赖单一模型。建议使用多模型联合诊断，提高定位精度。
• 误区4：忽视物理失效机制对模型选择的影响。例如，铜互连工艺中电迁移导致的延迟故障比铝互连更常见。

总结：故障模型是DFT的理论基石。理解每种模型的物理根源、测试方法和诊断策略，能够帮助工程师在测试覆盖率、成本和诊断精度之间取得平衡。在实际项目中，应结合工艺特点、产品可靠性和测试设备能力，制定合理的故障模型组合策略。同时，随着先进工艺（如FinFET、GAA）的演进，新的失效机制不断涌现，故障模型也需要持续更新和验证。