4. 测试向量格式与标准

在数字芯片ATE测试开发中，测试向量（Test Vector）是连接EDA仿真环境与ATE测试机台的“桥梁语言”。同一颗芯片，在仿真阶段使用VCD或FSDB记录信号翻转，在DFT阶段使用STIL描述扫描链时序，在量产测试阶段则可能需要转换为WGL或ATE厂商专有格式。向量格式的不统一，往往导致测试程序开发周期延长、调试成本上升。本章将系统梳理WGL、STIL、VCD三种主流格式的语法特征、适用场景与转换方法，并通过一个完整的案例拆解向量文件从仿真到ATE落地的全流程。

测试向量格式转换与ATE测试生成链路 EDA仿真环境 VCS / NC-Sim / ModelSim VCD / FSDB 信号翻转记录 格式转换工具 nWave / Tester2STIL / 自研脚本 ATE测试机台 WGL / STIL / ATE专有格式 三种格式核心特征对比 WGL (Waveform Generation Language) • 基于周期/时序的波形描述 • 支持多信号组、多时序域 • 常用于Teradyne、Advantest • 可读性好，适合手工修改 • 文件较大，冗余信息多 STIL (Standard Test Interface Language) • IEEE 1450标准，通用性强 • 面向扫描链、BIST、功能测试 • 支持压缩向量、宏定义 • 适合DFT流程自动化 • 语法严格，学习曲线陡峭 VCD (Value Change Dump) • 仿真器直接输出，无需转换 • 记录所有信号翻转时刻 • 时间精度高，但无周期概念 • 文件巨大，不适合直接上机 • 常用于功能仿真验证

上图展示了从EDA仿真到ATE测试机台的典型向量流转链路。VCD作为仿真阶段的“原始记录”，经过格式转换工具（如Tester2STIL、自研Perl/Python脚本）生成STIL或WGL标准文件，最终由ATE厂商的编译器（如Teradyne的IG-XL、Advantest的T2000）编译为机台可执行的测试程序。理解这条链路中的每个环节，是掌握向量生成技巧的基础。

4.1 三种主流向量格式的核心原理与语法特征

4.1.1 WGL格式：面向时序的波形描述语言

WGL（Waveform Generation Language）最初由Teradyne公司开发，后成为行业事实标准之一。其核心设计思想是“以周期（Period）为骨架，以时序（Timing）为血肉”。一个WGL文件通常包含以下关键部分：

  • Header声明：定义信号列表、周期时间、全局参数。
  • SignalGroup：将相关信号分组，便于统一管理时序。
  • WaveformTable：定义每个周期内各信号的波形形状（如上升沿、下降沿、高阻态、驱动值）。
  • PatternBurst：按周期排列的测试向量序列，每个周期对应一组信号状态。

WGL的典型语法片段如下：

// WGL示例：定义两个信号和一个周期
Signal { CLK; DATA; }
SignalGroup { ALL = CLK + DATA; }
Period 100ns;
WaveformTable "default" {
  Waveform { CLK { 0: LOW; 50: HIGH; } }
  Waveform { DATA { 0: DATA; } }
}
PatternBurst "test1" {
  Pattern "p1" { ALL = 0 1; }
  Pattern "p2" { ALL = 1 0; }
}

WGL的优势在于其波形定义直观，工程师可以快速定位某个周期的信号状态。但缺点也很明显：当测试向量达到百万级时，文件体积会膨胀到数百MB，且冗余信息多，不利于版本管理。

4.1.2 STIL格式：IEEE 1450标准化的通用语言

STIL（Standard Test Interface Language）是IEEE 1450标准定义的测试向量交换格式，旨在解决不同EDA工具和ATE机台之间的数据互通问题。STIL的设计更贴近DFT流程，支持扫描链、BIST、压缩向量等高级特性。其核心结构包括：

  • Signals：声明所有信号及其方向（Input/Output/InOut）。
  • Timing：定义周期、波形、时序关系。
  • Pattern：按“宏”（Macro）组织向量，支持循环、条件跳转。
  • ScanStructures：描述扫描链的配置和连接关系。

STIL的典型语法片段：

STIL 1.0 {
  Signals { CLK In; DATA InOut; }
  Timing {
    WaveformTable "wft1" {
      Period '100ns';
      Waveforms {
        CLK { 0: LOW; 50: HIGH; }
        DATA { 0: Z; }
      }
    }
  }
  Pattern "scan_test" {
    W "wft1";
    V { CLK=0; DATA=1; }
    V { CLK=1; }
  }
}

STIL的最大价值在于其标准化——同一个STIL文件可以无缝移植到不同厂商的ATE机台，只需通过各厂商的编译器进行适配。但STIL语法严格，对缩进、分号、引号等细节要求极高，手工编写容易出错，通常需要借助专业工具生成。

4.1.3 VCD格式：仿真器的“原始日志”

VCD（Value Change Dump）是IEEE 1364标准定义的仿真波形转储格式，由Verilog仿真器直接输出。它记录了仿真过程中所有信号的电平变化时刻，格式简单但数据量极大。VCD文件的核心结构包括：

  • Header：定义时间精度、信号标识符。
  • 变量定义：将信号名映射为短标识符（如$var wire 1 ! CLK）。
  • 时间戳与值变化：以#时间戳开头，随后记录信号值变化。

VCD示例片段：

$timescale 1ns $end
$var wire 1 ! CLK $end
$var wire 1 " DATA $end
#0
0!
1"
#50
1!
0"

VCD本身并不包含周期、时序等ATE测试所需的信息，因此不能直接用于ATE测试。它更像是“原材料”，需要经过转换工具提取有效信息，并重新组织为WGL或STIL格式。

4.2 格式转换工具与转换流程

格式转换是ATE测试向量生成中最耗时、最容易出错的环节。常见的转换工具分为三类：

工具类型 代表工具 适用场景 优缺点
商业EDA工具 Synopsys TetraMAX、Mentor Tessent DFT流程中自动生成STIL 自动化程度高，但依赖特定EDA流程
ATE厂商工具 Teradyne IG-XL、Advantest T2000 将STIL/WGL编译为机台程序 与机台硬件深度绑定，但格式封闭
自研脚本 Perl/Python + 正则表达式 定制化转换、批量处理 灵活可控，但需要维护和验证

一个典型的转换流程包括以下步骤：

  1. 数据清洗：从VCD中过滤掉非测试相关信号（如内部寄存器、模拟节点），只保留ATE需要观测的引脚信号。
  2. 周期化处理：将VCD中的连续时间轴映射为ATE的周期网格。例如，若ATE周期为100ns，则VCD中50ns处的翻转需要对齐到最近的周期边界。
  3. 时序提取：从VCD中提取每个周期的建立时间、保持时间、驱动沿位置等时序参数，生成WGL的WaveformTable或STIL的Timing块。
  4. 向量压缩：对重复的向量模式进行压缩（如使用STIL的Macro或WGL的PatternBurst），减少文件体积。
  5. 格式输出：按目标格式的语法规则生成最终文件，并进行语法检查。
关键经验：转换过程中最容易出错的是“时序对齐”。VCD中的信号翻转时刻是精确到皮秒级的，而ATE的时序分辨率通常为1ns或更粗。如果直接截断或四舍五入，可能导致建立/保持时间违例。建议在转换脚本中增加“时序裕量检查”步骤，确保每个周期的信号状态在ATE时序窗口内稳定。

4.3 案例拆解：从VCD到WGL的完整转换实战

以下是一个真实的工程案例，帮助理解向量转换的完整闭环。

背景与约束：某AI加速芯片项目，功能测试需要验证芯片在100MHz时钟下的基本逻辑功能。仿真环境使用VCS输出VCD文件，ATE机台为Teradyne UltraFlex。约束条件：测试时间预算为50ms，向量文件大小不能超过200MB（受机台存储限制）。

初始现象与目标：原始VCD文件大小为1.2GB，包含约5000个信号，时间跨度为2ms（对应20万个时钟周期）。直接转换会导致文件过大且测试时间超标。目标是将VCD转换为WGL格式，并压缩到200MB以内。

关键输入数据：

  • VCD时间精度：1ps
  • ATE周期：10ns（100MHz）
  • 需要观测的信号：32个数据引脚、1个时钟、1个复位、2个控制信号

分析判断过程：

  1. 首先，通过脚本统计VCD中所有信号的翻转频率，发现约80%的信号为内部节点，与ATE测试无关，直接过滤。
  2. 其次，检查时钟信号CLK的翻转时刻，发现其周期为10.001ns（由于仿真器舍入误差），与ATE的10ns周期存在微小偏差。需要在转换时强制对齐到10ns网格。
  3. 最后，评估向量压缩潜力：20万个周期中，约60%的周期数据引脚状态相同，可以使用WGL的PatternBurst进行合并。

实际操作步骤：

# 使用Python脚本进行转换（简化版）
import re
# 1. 解析VCD，提取目标信号
signals = ['CLK', 'DATA[0:31]', 'RESET', 'CTRL']
vcd_data = parse_vcd('sim.vcd', signals)
# 2. 周期化处理：将时间戳对齐到10ns网格
aligned_data = align_to_period(vcd_data, period=10)
# 3. 生成WGL波形表
wgl = generate_wgl(aligned_data, period=10)
# 4. 压缩重复向量
compressed = compress_patterns(wgl)
# 5. 输出文件
write_file('test.wgl', compressed)

结果对比：转换后的WGL文件大小为85MB，测试时间估算为35ms（含ATE加载时间），满足约束条件。在ATE上实际运行，功能测试一次通过。

风险与代价：转换过程中，由于强制对齐时钟周期，导致部分数据信号的建立时间从原来的2.1ns变为1.8ns，虽然仍在芯片规格范围内（最小建立时间1.5ns），但裕量变小。后续版本中，通过调整ATE的时序设置（增加驱动沿延迟）解决了该问题。

复盘经验：向量转换不是简单的格式翻译，而是需要结合ATE硬件特性进行时序优化。建议在转换脚本中加入“时序裕量报告”功能，每次转换后自动输出关键信号的建立/保持时间裕量，便于工程师快速评估风险。

4.4 常见误区与总结复盘

在向量格式转换与生成过程中，工程师常犯以下错误：

  • 误区一：直接使用VCD上机。VCD没有周期概念，ATE无法解析。即使某些机台支持VCD导入，也会因文件过大导致加载时间过长。
  • 误区二：忽略时序对齐。仿真器的时间精度远高于ATE，直接截断会导致时序违例。必须进行周期化处理，并检查建立/保持时间。
  • 误区三：过度依赖商业工具。商业转换工具虽然方便，但遇到非标准信号（如模拟信号、高速SerDes）时可能无法处理。建议保留自研脚本作为补充。
  • 误区四：不进行向量压缩。未压缩的向量文件可能超出ATE存储限制，导致测试无法执行。应充分利用WGL的PatternBurst或STIL的Macro功能。
风险提示：在转换STIL文件时，务必注意扫描链的定义。如果STIL中的ScanStructures与芯片实际的扫描链连接不一致，会导致扫描测试失败。建议在转换后使用ATE的“预测试”功能（如Scan Chain Test）进行验证。

总结复盘：测试向量格式转换是ATE测试开发中的“隐形瓶颈”。掌握WGL、STIL、VCD三种格式的核心差异，理解转换工具的原理和局限，并建立一套包含时序检查、向量压缩、风险预警的转换流程，是提升测试开发效率的关键。建议团队建立统一的向量转换规范，并定期对转换脚本进行回归验证，确保其在不同项目中的可靠性。

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