1. 课程导入
随着人工智能、高性能计算（HPC）和网络交换芯片对带宽、功耗与算力的需求呈指数级增长，传统单片式SoC（System-on-Chip）在制造良率、光罩尺寸和功耗密度方面已逼近物理极限。摩尔定律的放缓促使业界将目光从“单片集成”转向“异构集成”——将不同工艺节点、不同功能的芯片（逻辑、存储、模拟、光电子）通过先进封装技术组合成一个高性能系统。2.5D集成技术正是这一趋势下最成熟、最广泛应用的解决方案。其核心思想是：不将多个芯片直接堆叠（3D），而是将它们并排放置在硅中介层（Silicon Interposer）上，通过中介层内的微细布线实现芯片间的高速互连，再通过硅通孔（TSV, Through-Silicon Via）将信号和电源垂直引出至封装基板。本章作为全课程的导入，将系统梳理2.5D集成的技术背景、核心概念、设计挑战，并明确本课程的学习路径与目标。
1.1 2.5D集成技术背景：从单片SoC到异构集成
核心原理：为什么需要2.5D？
传统SoC设计将CPU、GPU、内存控制器、I/O接口等全部集成于单一芯片上。随着工艺节点推进至5nm及以下，单片SoC面临三大瓶颈：光罩尺寸限制（最大约800mm²，超过后无法一次曝光）、良率与成本恶化（芯片面积越大，缺陷概率越高，制造成本呈超线性增长）、功能密度失配（逻辑电路需要先进工艺，而模拟/射频/存储则更适合成熟工艺）。2.5D集成通过将大芯片拆分为多个小芯片（Chiplet），并利用硅中介层实现高密度互连，有效规避了上述问题。例如，AMD的EPYC服务器处理器和NVIDIA的A100/H100 GPU均采用2.5D封装，将逻辑芯片与HBM（高带宽存储器）并排集成，实现了超过2TB/s的存储器带宽。
判断方法：2.5D与3D、传统多芯片模块（MCM）的区分
| 维度 | 传统MCM | 2.5D集成 | 3D集成 |
|---|---|---|---|
| 互连载体 | 有机基板 | 硅中介层 | 芯片直接堆叠 |
| 互连密度 | 低（线宽≥5μm） | 高（线宽≤0.4μm） | 极高（TSV+混合键合） |
| TSV使用 | 无 | 中介层内TSV | 芯片内TSV |
| 散热路径 | 水平传导 | 水平+垂直传导 | 垂直传导为主 |
| 典型应用 | 多芯片处理器 | HBM+逻辑芯片 | 存储器堆叠、图像传感器 |
案例拆解：NVIDIA A100 GPU的2.5D封装
A100采用台积电CoWoS（Chip-on-Wafer-on-Substrate）技术，将1颗GA100逻辑芯片与6颗HBM2E存储芯片并排置于硅中介层上。中介层尺寸约55mm×55mm，内部包含超过1万条TSV和4层RDL（再分布层）布线。逻辑芯片与HBM之间的互连密度达到每毫米约200个凸点，总互连数量超过5万个。这一设计使A100的存储器带宽达到2TB/s，是传统封装方案的10倍以上。从设计角度看，中介层的RDL布线规则（线宽/间距、金属层数、TSV节距）直接决定了芯片间通信速率和信号完整性。
1.2 中介层与TSV的基本概念
核心原理：硅中介层的角色
硅中介层是一块高阻硅片（通常厚度100-200μm），通过半导体工艺在其表面形成多层高密度金属布线（RDL），并在内部刻蚀出TSV。中介层的作用有三：扇出（将芯片的微凸块间距（如40μm）扇出至基板的C4凸块间距（如130μm））、互连（实现芯片间的高速信号传输，无需经过基板）、电源分配（通过TSV和RDL将电源从基板垂直输送到芯片）。中介层的制造工艺与逻辑芯片类似，但无需晶体管，因此良率较高，成本相对可控。
TSV设计规则要点
- 尺寸参数：TSV直径通常为5-10μm，深度50-100μm，节距（Pitch）20-40μm。深宽比（Aspect Ratio）是核心工艺约束，一般控制在5:1至10:1之间。
- 电学参数：TSV的电阻约10-50mΩ，寄生电容约10-50fF，电感约10-30pH。这些寄生参数会影响信号传输延迟和电源完整性。
- 热机械可靠性：TSV由铜填充，其热膨胀系数（CTE）与硅不匹配，在温度循环中会产生热应力，可能导致TSV周围硅开裂或铜挤出（Copper Pumping）。设计时需在TSV周围设置应力缓冲环（Keep-Out Zone, KOZ）。
- 接地与屏蔽：高频信号TSV周围需布置接地TSV（Ground TSV）以提供返回路径并减少串扰。
操作流程：中介层设计的基本步骤
- 芯片布局规划：确定各芯片（Chiplet）在中介层上的位置，考虑信号流向、热源分布和电源域划分。
- RDL布线设计：根据芯片I/O数量和信号速率，确定RDL层数（通常2-4层）和线宽/间距规则。
- TSV阵列规划：在芯片下方和芯片间区域布置TSV，确定节距、数量和位置。
- 电源/地网络设计：通过RDL和TSV构建低阻抗电源分配网络（PDN），确保各芯片供电稳定。
- 热仿真验证：使用有限元工具（如ANSYS Icepak）仿真中介层和芯片的温度分布，优化散热路径。
1.3 课程学习路径与目标
核心原理：从规则到系统
本课程共30章，分为四大模块：基础与工艺（第1-8章）、设计规则与验证（第9-18章）、信号/电源完整性（第19-24章）、可靠性测试与工程实践（第25-30章）。课程目标是使学员掌握2.5D集成中中介层和TSV的完整设计规则，能够独立完成从芯片布局到物理验证的设计流程。
学习路径建议
| 阶段 | 章节范围 | 核心能力 | 实践工具 |
|---|---|---|---|
| 入门 | 1-8 | 理解2.5D架构、TSV工艺、中介层制造 | 工艺文档阅读、结构示意图绘制 |
| 进阶 | 9-18 | 掌握设计规则（间距、KOZ、凸块布局）、DRC/LVS验证 | Calibre、Synopsys IC Compiler |
| 深化 | 19-24 | 信号完整性（SI）、电源完整性（PI）、热仿真 | HFSS、SIwave、Icepak |
| 实战 | 25-30 | 可靠性测试、失效分析、量产导入 | JEDEC标准、失效分析实验室 |
案例拆解：一个典型的学习任务
假设学员需要设计一个包含逻辑芯片和HBM的2.5D封装。学习路径如下：首先，通过第3章了解HBM的接口标准（如HBM3，数据速率6.4Gbps），确定逻辑芯片与HBM之间的互连数量（约1024条数据线）。然后，在第10章学习如何根据信号速率确定RDL线宽（例如，6.4Gbps信号需要差分阻抗85Ω，线宽/间距需控制在0.4μm/0.4μm）。接着，在第15章学习TSV布局规则，确保TSV节距满足HBM的凸块间距要求。最后，在第22章进行电源完整性分析，验证TSV和RDL组成的PDN是否满足逻辑芯片的电压波动要求（如±3%）。
常见误区与总结复盘
- 误区一：认为TSV只是“垂直导线”，忽略其寄生参数对高速信号的影响。实际上，TSV的寄生电容和电感在10Gbps以上速率时会导致明显的信号衰减和时序偏差。
- 误区二：将中介层RDL与PCB布线等同对待。中介层RDL的线宽更细，电阻更大，长距离互连需要插入中继器（Repeater）或采用差分信号。
- 误区三：忽视热机械应力。TSV与硅的CTE失配在温度变化时会产生应力，可能导致芯片开裂。设计时必须遵守KOZ规则，并在关键区域添加应力释放结构。