2. 信号完整性基础
时钟信号是数字系统中最“规矩”却又最容易被忽视的信号。它不像数据总线那样承载业务信息，却决定了所有同步逻辑何时采样、何时翻转。理解时钟信号的特征，是理解抖动为何会破坏系统性能的起点。本节从时钟的物理特征出发，分别观察抖动在时域与频域中的表现，并落到几个典型应用场景，帮助建立“抖动—信号完整性—系统误码”之间的因果链。
一、时钟信号的四个基本特征
一个理想的时钟是周期恒定的方波，但真实时钟在物理世界中会呈现以下特征：
- 周期与频率：周期 T 决定时钟节拍，频率 f = 1/T。例如 100 MHz 时钟对应 10 ns 周期，任何周期上的微小变化都会在高速接口中被放大。
- 占空比：高电平时间与周期之比。DDR 等双沿采样系统对占空比失真（DCD）非常敏感，占空比偏离 50% 会直接压缩采样窗口。
- 上升/下降时间：边沿斜率决定信号的高频分量。边沿越快，频谱越宽，对传输线和负载越敏感。
- 幅度与阈值：时钟的摆幅、共模电平与接收端阈值共同决定判决裕量，噪声会通过阈值交叉点转化为时间误差。
二、抖动在时域与频域的表现
抖动（Jitter）是时钟边沿相对理想位置的偏离。在时域中，它表现为边沿到达时间的随机波动；在频域中，它表现为相位噪声或杂散。两者是同一现象的两种观察方式，可通过相位噪声积分与抖动换算相互印证。
时域上，常用“眼图”和“TIE（时间间隔误差）”趋势图来观察。眼图中，边沿的横向模糊就是抖动；TIE 趋势图则把每个边沿相对理想位置的偏差按时间顺序画出，能直观区分随机抖动（RJ）与确定性抖动（DJ）。频域上，相位噪声曲线 L(f) 描述载波偏移 f 处的噪声功率，曲线下的面积对应一定带宽内的 RMS 抖动。
需要强调的是，时域抖动与频域相位噪声并非独立指标。对相位噪声曲线在目标带宽内积分，再经过载波频率换算，即可得到对应的 RMS 抖动。工程中常以“相位噪声积分法”验证时域 TIE 测量结果，两者一致才说明测量可信。
三、抖动如何破坏信号完整性
抖动对信号完整性的影响，核心是“压缩采样窗口”。以源同步接口为例，接收端在时钟边沿采样数据，数据有效窗口为 UI（单位间隔）。当发送时钟与数据之间存在抖动，且接收端时钟也有抖动时，有效采样窗口会按抖动峰峰值收缩。若收缩后的窗口小于接收端建立/保持时间要求，就会产生误码。
此外，抖动还会通过以下路径恶化系统：
- 码间干扰（ISI）：边沿位置随机变化使信道冲激响应叠加不一致，进一步模糊眼图。
- 参考时钟串扰：抖动沿时钟树传播，被 PLL 放大或整形，影响多个下游模块。
- 电源噪声耦合：电源纹波通过缓冲器延迟调制转化为抖动，形成“电源—抖动”闭环。
四、常见应用场景与关注重点
不同应用对抖动的敏感度和关注指标差异很大，下表给出典型场景的对照：
| 应用场景 | 典型时钟频率 | 主要抖动关注点 | 关键指标 |
|---|---|---|---|
| DDR 内存接口 | 400–3200 MT/s | 占空比失真、周期抖动 | tDQSCK、DCD、TJ |
| PCIe / SerDes | 2.5–32 GT/s | 随机抖动、相位噪声积分 | RJ RMS、TJ@BER |
| 射频采样 ADC/DAC | 100 MSPS–10 GSPS | 相位噪声、近载波杂散 | SNR、SFDR、L(f) |
| 以太网 PHY | 25–800 Gbps | 发送抖动、参考时钟抖动 | TX RJ、REFCLK TJ |
| 音频时钟 | 44.1–384 kHz | 近载波相位噪声 | RMS 抖动、THD+N |
五、案例与常见误区
某 10 Gbps SerDes 链路在常温下误码率正常，但高温老化后出现间歇误码。排查发现参考时钟的相位噪声在 1 MHz 偏移处恶化约 8 dB，积分后 RMS 抖动从 0.35 ps 升至 0.62 ps，导致总抖动超出预算。更换低噪声晶振并优化电源滤波后问题消失。这个案例说明：抖动指标必须结合温度、电源和带宽条件评估，不能只看常温单点值。
复盘时建议建立“抖动预算表”：列出参考时钟、PLL、缓冲器、信道、接收端各环节的 RJ 与 DJ 贡献，按 RSS 或线性方式合成，再与系统总预算比较。只有把时域与频域两条证据链对齐，才能真正定位抖动来源，而不是在眼图变差时盲目更换器件。