1. 课程导入
在高速数字系统、SerDes 串行链路、ADC/DAC 采样、射频本振以及时钟树设计中，“抖动”几乎是所有时序预算讨论绕不开的关键词。很多工程师第一次接触抖动时，会把它简单理解为“时钟边沿不够稳”，但在实际项目中，抖动会以随机噪声、周期性干扰、占空比失真、数据相关抖动等多种形态出现，并最终转化为误码率上升、采样信噪比下降、时序余量被侵蚀等系统级问题。本课程的目标，是帮助你把“抖动”从一个模糊的形容词，拆解为可测量、可建模、可定位、可优化的工程对象。
一、什么是时钟抖动
时钟抖动（Clock Jitter）指的是时钟信号的实际边沿位置，相对于其理想周期位置的短时、随机或确定性偏离。理想时钟的每个上升沿都应严格出现在 t = n × T 的位置；而真实时钟由于噪声、电源波动、串扰、PLL 环路特性、器件热噪声等因素，边沿会提前或滞后。这个偏离量通常用时间单位（ps、fs）表示，也可以用相位噪声（dBc/Hz）或 UI（单位间隔）来描述。
需要区分两个容易混淆的概念：抖动描述的是“边沿位置的时间偏差”，而漂移（Wander）描述的是频率低于约 10 Hz 的慢变化。抖动关注短时稳定性，漂移关注长期频率偏移。二者在测量带宽和成因上都有明显差异。
二、抖动对系统的影响
抖动的影响可以从“时域—频域—系统级”三个层面理解。时域上，抖动压缩了建立/保持时间余量，使触发器可能进入亚稳态；频域上，抖动表现为载波两侧的相位噪声裙边，影响频谱纯度；系统级上，它直接恶化误码率、EVM、SNR 和时钟恢复质量。
- 高速串行链路：抖动导致眼图闭合，采样点偏离最佳位置，BER 上升。
- ADC/DAC 采样：孔径抖动使采样时刻不确定，等效为信噪比下降，尤其影响中频采样。
- 射频本振：相位噪声恶化邻道抑制与星座图，影响通信质量。
- 数字时序：时钟抖动直接吃掉时序裕量，增加建立/保持违例风险。
- 时钟树与同步：多路时钟间抖动不一致会引起偏斜与同步误差。
三、整体知识框架与学习目标
本课程共 30 章，整体按“定义—分解—测量—建模—优化—验证”的主线展开。你会先建立抖动的分类体系，再学习随机抖动与确定性抖动的分离方法，随后进入相位噪声、TIE、周期抖动、周期间抖动等测量指标，最后落到 PLL、时钟树、电源噪声与 PCB 布局的工程优化。
| 模块 | 核心内容 | 学习目标 |
|---|---|---|
| 基础概念 | 抖动定义、分类、单位、观测带宽 | 能准确区分 RJ/DJ、TIE、周期抖动 |
| 分解方法 | RJ、DJ、DCD、ISI、PJ、BUJ | 能用浴盆曲线与直方图分离成分 |
| 测量分析 | 相位噪声、频谱、示波器 TIE | 能读懂相位噪声曲线与抖动积分 |
| 建模与仿真 | PLL 传递函数、抖动传递 | 能建立抖动预算与仿真模型 |
| 工程优化 | 电源、布局、端接、时钟树 | 能定位并降低系统抖动 |
四、典型场景：一次眼图闭合的排查
假设某 10 Gbps SerDes 链路在高温下出现偶发误码。初步测量发现眼图在高温时明显闭合。此时不应直接归因于“芯片不好”，而应按抖动分解思路排查：先测 TIE 直方图，判断是否存在双峰（DCD 或 ISI）；再看相位噪声，确认是否有周期性杂散；最后检查电源纹波与参考时钟。常见日志与参数如下：
Measured TIE RMS : 8.2 ps
Measured TIE pk-pk : 61.5 ps
Estimated RJ (1e-12) : 6.8 ps
Estimated DJ : 22.4 ps
Periodic Jitter @ : 1.2 MHz, 3.1 ps
Supply Ripple : 18 mVpp @ 1.2 MHz
Reference Clock PN : -148 dBc/Hz @ 1 MHz
从数据看，DJ 明显大于 RJ，且存在 1.2 MHz 周期抖动，与电源纹波频率一致，说明主要矛盾是电源耦合引起的确定性抖动，而非随机噪声。优化方向应是电源滤波与去耦，而不是盲目更换低抖动晶振。
五、常见误区与复盘
- 误区一：把峰峰值抖动当作唯一指标。峰峰值随样本量增长，不能直接用于 BER 预算。
- 误区二：忽略测量带宽。不同带宽下 RMS 抖动差异可达数倍。
- 误区三：把电源噪声与时钟抖动割裂分析。二者常通过 PLL 与缓冲器耦合。
- 误区四：只看单点频偏相位噪声，忽略积分区间。
下面这张图给出本课程的知识主线：从时钟源出发，经过传输、缓冲、PLL 与采样，抖动在各环节被引入、放大或滤除，最终体现在眼图与误码率上。理解这条信号链，是后续所有分解与优化的基础。