3. 电源时序核心概念

在多电源轨系统中，每一路电源并不是孤立工作的。CPU 内核、DDR 内存、I/O 接口、模拟前端、射频模块往往需要不同的电压域，而这些电压域之间存在严格的先后依赖关系。如果某一路电源提前建立或滞后关断，就可能出现闩锁、反向偏置、总线争用甚至器件永久损坏。因此，电源时序管理的本质，是把“谁先上、谁后上、谁先下、谁后下”变成可测量、可验证、可复现的工程参数。

一、上电顺序与掉电顺序

上电顺序（Power-Up Sequence）是指系统从断电状态进入稳定工作状态时，各电源轨按预定次序建立并达到稳压范围的过程。典型规则是：先建立数字核心电源，再建立 I/O 电源，最后建立模拟或射频电源；对于 FPGA 和 SoC，常见要求是 VCCINT 先于 VCCIO，VCCIO 先于辅助电源。原因在于，若 I/O 电源先于内核建立，输入引脚可能出现高于内核电平的电压，形成寄生二极管导通路径，导致大电流灌入芯片内部。

掉电顺序（Power-Down Sequence）则是上电顺序的逆过程：先关断对外接口电源，再关断 I/O 电源，最后关断核心电源。这样做的目的是避免外部信号在芯片仍带电时倒灌，也避免总线上的上拉电压先消失、下拉电压后消失而造成的瞬态冲突。很多电源管理芯片（PMIC）和时序控制器（Sequencer）都支持“上电正序、掉电反序”的自动控制模式。

二、时序裕量与时序违规

时序裕量（Timing Margin）是指实际测量到的电源建立时刻与规格要求时刻之间的差值。例如规格要求 1.2V 在 3.3V 之后 5ms 内建立，实测为 8ms，则裕量为 3ms；若实测为 4ms，则裕量为 -1ms，已经构成时序违规。裕量不仅看“先后”，还要看“窗口”：某路电源必须在另一路电源达到 90% 后的 10ms 内达到 90%，这个 10ms 就是允许窗口。

时序违规（Timing Violation）通常表现为三类：第一类是顺序颠倒，例如 I/O 先于内核上电；第二类是时间窗口超限，例如某路电源建立过慢，导致后级芯片在欠压状态下长时间停留；第三类是掉电顺序错误，例如核心电源先掉，I/O 仍带电，形成倒灌。违规不一定立即烧毁器件，但会降低可靠性，增加漏电，甚至造成间歇性启动失败。

三、级联启动与同步启动

级联启动（Cascaded / Sequential Start）是指前一路电源的 Power Good 信号作为后一路电源使能的条件，形成链式依赖。它的优点是实现简单、顺序确定、天然满足“先 A 后 B”的要求；缺点是启动总时间等于各级延迟之和，且任意一级失败会阻塞后续所有电源。级联启动常见于多路 LDO 串联、PMIC 的 EN 引脚级联以及 FPGA 多电压域上电。

同步启动（Synchronous / Simultaneous Start）是指多路电源在同一使能信号下同时开始建立，但通过不同的斜率或不同的目标值来控制到达顺序。它适合对启动时间敏感、需要快速上电的场合，例如通信设备、服务器板卡。同步启动的难点在于：各路电源的软启动时间、负载电流、输出电容不同，实际到达 90% 的时刻仍可能分散，因此必须逐路测量并调整斜率。

四、案例与测量要点

某工业控制板使用 PMIC 管理 1.2V、1.8V、3.3V 三路电源。规格要求：1.2V 先建立，1.8V 在 1.2V 达到 90% 后 2ms 内建立，3.3V 在 1.8V 达到 90% 后 3ms 内建立。实测发现系统偶发启动失败，用示波器四通道同时捕获三路电源和 PG 信号，得到如下关键数据：

CH1 VCCINT 1.2V : 0ms 使能，2.8ms 达到 90%
CH2 VCCIO  1.8V : 3.1ms 达到 90%，相对 CH1 延迟 0.3ms
CH3 3V3    3.3V : 7.6ms 达到 90%，相对 CH2 延迟 4.5ms
CH4 PG_1V8      : 3.4ms 拉高
结论：3.3V 相对 1.8V 的延迟为 4.5ms，超出 3ms 窗口，构成时序违规。

复盘发现，3.3V 路输出电容偏大，且软启动电阻设置过大，导致斜率过缓。将软启动电容减小后，3.3V 建立时间缩短到 5.9ms，相对 1.8V 延迟 2.8ms，落入 3ms 窗口内，启动失败率降为零。这个案例说明：时序裕量必须用实测数据计算，不能只看原理图上的标称值。

总结来看，上电顺序和掉电顺序是系统安全的骨架，时序裕量是设计是否稳健的量化指标，时序违规是必须定位和消除的失效模式，级联启动与同步启动则是实现顺序控制的两种工程手段。只有把顺序、窗口、裕量和实测数据统一到同一张时序图上，才能真正做到可验证、可复现的电源时序设计。