2. 电源基础回顾
在进入电源时序与斜率测量的实操之前，有必要把一组最基础、也最容易被混用的术语重新梳理清楚。很多现场问题——例如某颗芯片偶发不启动、DDR 初始化失败、FPGA 配置异常——追根溯源，往往不是器件本身损坏，而是对“电压轨”“使能”“Power Good”“上电/掉电时序”这些概念的理解存在偏差。本节把这些术语放在同一张关系图上讲清楚，为后续的时序测量与斜率分析打基础。
一、核心概念：从“电压轨”到“多轨系统”
电压轨（Voltage Rail）是电源分配网络中的一条独立供电支路，它由一个稳定的直流电压值定义，例如 12V、5V、3.3V、1.8V、1.2V、0.9V 等。一条电压轨通常由稳压器（LDO、DC-DC、PMIC 的某一路输出）驱动，并带有自己的滤波电容、负载网络和监测点。工程上常说的“3V3 轨”“VCORE 轨”“VDDQ 轨”，指的就是这些具体支路。
多轨系统（Multi-Rail System）指同一块板卡或同一颗 SoC/FPGA 上存在多条电压轨，它们之间存在明确的先后依赖关系。例如典型 FPGA 系统会同时存在 VCCINT（核心）、VCCAUX（辅助）、VCCO（IO）、VCCBRAM 等多条轨；DDR 子系统则有 VDD、VDDQ、VPP、VREF 等轨。多轨系统的关键不在于“有几条轨”，而在于“谁先谁后、谁等谁”。
上电时序（Power-Up Sequence）描述的是系统从无电到全部轨稳定的过程中，各条电压轨按既定顺序依次建立的时间关系。它通常由 PMIC 内部状态机、使能链（Enable Chain）或外部时序控制器实现。
掉电时序（Power-Down Sequence）则是上电时序的逆过程，要求各轨按特定顺序关断，避免出现反向电流、闩锁或数据损坏。很多设计只关注上电，忽略掉电，结果在反复上下电测试中暴露问题。
使能信号（Enable, EN）是控制某条电压轨“开/关”的数字输入信号。它可以是高有效（EN 拉高开启）或低有效（nEN 拉低开启）。使能信号既可由 PMIC 内部产生，也可由上一级轨的 Power Good 驱动，从而形成级联。
Power Good（PG，电源正常）是稳压器输出的状态指示信号，表示该轨输出电压已经进入并稳定在设定窗口内。PG 常被用作下一级轨的使能条件，是构建时序链的核心“握手”信号。
二、术语关系图解
下图把一条典型的三轨上电链（1.8V → 1.2V → 0.9V）与掉电链放在同一张关系图中，同时标出使能信号与 Power Good 信号的作用位置，便于建立整体印象。
三、方法流程：如何读懂一条时序链
面对一颗 PMIC 或一套多轨系统，建议按以下顺序梳理其时序关系：
- 列出所有电压轨：记录每条轨的电压值、负载对象（SoC 核心、IO、DDR、模拟等）和供电来源。
- 确定依赖关系：哪条轨必须先建立，哪条轨必须等待前级 PG。通常核心电压最低、电流最大，往往最后上电、最先掉电。
- 标出使能与 PG 路径：画出 EN 从哪来、PG 到哪去，识别级联链上的每一级。
- 核对时序参数：包括上电延迟、上升时间、PG 释放延迟、掉电保持时间等。
- 用示波器验证：多通道同时抓取各轨电压与 PG 信号，确认实际波形与设计一致。
四、典型场景与参数清单
以一颗 FPGA 加 DDR4 的板卡为例，常见轨与信号关系如下表所示。表中“时序角色”一列说明了该轨在上电/掉电链中的位置。
| 电压轨 / 信号 | 典型电压 | 负载对象 | 时序角色 | 关联信号 |
|---|---|---|---|---|
| VDDIO / 3V3 | 3.3V | IO 接口、外设 | 最先上电、最后掉电 | EN1、PG1 |
| VCCAUX | 1.8V | FPGA 辅助电路 | 第二上电 | PG1→EN2、PG2 |
| VCCINT | 1.2V | FPGA 核心逻辑 | 第三上电 | PG2→EN3、PG3 |
| VCORE | 0.9V | 高电流核心负载 | 最后上电、最先掉电 | PG3→EN4 |
| VDDQ / DDR | 1.2V | DDR4 数据 IO | 依赖 VDD 与 VPP | PG_DDR |
| Power Good | 数字电平 | 时序控制器 / SoC | 状态指示与握手 | PG1~PGn |
五、常见误区与复盘要点
误区二：把 PG 当作“电源已完全稳定”。PG 只表示进入窗口，不代表纹波、斜率都达标，仍需示波器确认。
误区三：忽略掉电时序。反复上下电测试中，掉电顺序错误会造成反向电流，长期损伤器件。
误区四：使能信号悬空或上拉错误。EN 引脚状态不确定会导致某条轨随机不启动，表现为“偶发不亮”。
复盘时建议固定一套检查清单：先确认每条轨的 EN 来源与有效电平，再确认 PG 的级联路径，最后用多通道示波器同时抓取“电压 + PG + EN”三组信号，逐条比对设计文档中的时序参数。只有把术语落实到可测量的信号上，后续的斜率测量与裕量分析才有意义。
# 典型时序检查记录（示例）
Rail Voltage EN_Source PG_Out Delay(ms) Rise(ms)
VDDIO 3.3V PMIC_EN0 PG1 0.0 1.2
VCCAUX 1.8V PG1 PG2 1.5 0.8
VCCINT 1.2V PG2 PG3 2.0 1.0
VCORE 0.9V PG3 PG4 2.5 1.5
# 掉电顺序：VCORE → VCCINT → VCCAUX → VDDIO