3. SAR ADC工作原理

逐次逼近型（Successive Approximation Register，SAR）ADC 是高速采集系统中最常见的架构之一。它的核心思想非常直观：用一组按二进制权重排列的电容阵列，从最高有效位（MSB）开始，逐位“试探—比较—判决”，像用天平称重一样不断逼近输入模拟电压。整个转换过程在采样保持、比较器判决和逻辑控制三者配合下完成，最终输出一个 N 位数字码。

一、逐次逼近算法：二分搜索的硬件实现

SAR ADC 的逼近过程本质上是对输入电压进行二分搜索。设参考电压为 VREF，分辨率为 N 位，则最小量化单位 LSB = VREF / 2N。转换开始时，SAR 逻辑先将最高位 DN-1 置 1，其余位为 0，电容 DAC 输出 VREF/2，与输入采样电压 VIN 比较：

  • 若 VDAC > VIN，说明试探值偏大，该位判决为 0；
  • 若 VDAC < VIN，说明试探值偏小，该位保留为 1；
  • 随后进入下一位，重复“置 1—比较—判决”的动作，直到最低位 LSB 完成。

N 位转换需要 N 个比较周期，因此 SAR ADC 的转换时间与位数成正比。以 12 位、1 MS/s 的 ADC 为例，若采样保持占 1 个周期，则完整转换需要 13 个时钟周期，内部比较器时钟约为 13 MHz。这个关系决定了 SAR ADC 在速度与精度之间的折中：位数越高，单次转换越慢，但对比较器和 DAC 的建立精度要求也越高。

逼近公式：第 k 次试探的 DAC 输出可表示为 VDAC,k = VREF × (DN-1·2-1 + DN-2·2-2 + … + DN-k·2-k)，每次判决后误差范围缩小一半。

二、电容DAC结构：电荷再分配的核心

现代 SAR ADC 普遍采用电荷再分配型电容 DAC，而不是电阻串 DAC。其基本结构由一组二进制加权电容、采样开关和比较器输入节点组成。以单端 N 位结构为例，电容阵列包含 C、C/2、C/4 … C/2N-1 以及一个与 LSB 等值的终端电容 C/2N-1，总电容为 2C。

工作分为两个阶段：

  1. 采样阶段：所有电容上极板接 VIN，下极板接共模电压或地，电容阵列存储与 VIN 成正比的电荷。
  2. 转换阶段：上极板浮空，下极板根据 SAR 逻辑切换到 VREF 或地。电荷守恒使上极板电压发生变化，比较器据此判断当前位。

电容 DAC 的优点是静态功耗极低、匹配性好、易于与 CMOS 工艺集成。但它的精度受电容失配限制，通常需要校准或采用分段结构。下表对比了两种常见 DAC 实现方式：

对比项 二进制电容 DAC 分段电容 DAC
结构复杂度 简单，直接二进制加权 较高，需分段与桥接电容
总电容 2N·Cu，随位数指数增长 显著减小，适合高分辨率
匹配要求 MSB 电容匹配要求极高 分段后匹配压力分散
适用场景 8～12 位中高速 ADC 14～18 位高精度 ADC

三、比较器决策流程与转换时序

比较器是 SAR ADC 的“裁判”。每个比较周期内，它需要在极短时间内分辨 DAC 输出电压与输入电压的微小差值。比较器通常采用两级动态锁存结构：第一级预放大，第二级正反馈锁存，输出数字电平给 SAR 逻辑。比较器的失调、噪声和建立时间直接影响 ADC 的 INL、DNL 和有效位数。

完整的转换时序如下：

采样时钟 ↑
  ├─ 采样开关闭合，电容阵列跟踪 VIN
  ├─ 采样开关断开，保持 VIN
  ├─ SAR 置 MSB=1，DAC 输出 VREF/2
  ├─ 比较器判决 → SAR 更新该位
  ├─ SAR 置次高位=1，DAC 更新
  ├─ 比较器判决 → SAR 更新该位
  ├─ … 重复至 LSB
  └─ 输出 N 位数字码，进入下一次采样

从时序上看，SAR ADC 的一个完整周期包括采样相和转换相。采样相需要足够的建立时间，使电容阵列电压误差小于 0.5 LSB；转换相则要求比较器在半个时钟周期内完成判决，DAC 在下一个比较沿之前完成建立。若时钟频率过高，DAC 建立不充分，就会出现“位判决错误”，表现为输出码跳变或有效位数下降。

时序设计要点：比较器时钟与 DAC 建立时间必须留有余量。通常要求 DAC 建立误差小于 0.5 LSB，比较器判决时间小于时钟周期的 40%，SAR 逻辑延迟小于 20%。

四、案例与常见误区复盘

假设一个 10 位 SAR ADC，VREF = 3.3 V，输入 VIN = 1.25 V。LSB = 3.3 / 1024 ≈ 3.22 mV。转换过程从 MSB 开始：

  • 第 1 次：DAC = 1.65 V > 1.25 V，MSB 判 0；
  • 第 2 次：DAC = 0.825 V < 1.25 V，次高位判 1；
  • 第 3 次：DAC = 1.2375 V < 1.25 V，判 1；
  • 继续逼近，最终输出码约为 1.25 / 3.22 mV ≈ 388，即二进制 0110000100。

实际调试中，常见误区包括：

  1. 忽略采样保持建立时间：输入源阻抗过高，采样电容未充满，导致转换结果偏低且随频率变化。
  2. 比较器失调未校准：失调电压被等效为输入误差，造成零点偏移和 INL 恶化。
  3. DAC 建立不足：时钟太快，MSB 电容切换后尚未稳定就触发比较，产生随机判决错误。
  4. 参考电压噪声：VREF 上的纹波直接调制 DAC 输出，降低 SNR。

复盘结论：SAR ADC 的性能不是单一模块决定的，而是“采样网络—电容 DAC—比较器—SAR 逻辑—参考源”共同作用的结果。设计时应先保证采样建立和参考稳定，再优化比较器速度和 DAC 匹配，最后检查时序余量。

SAR ADC 逐次逼近转换原理与信号链 模拟输入 V_IN 采样保持 S/H 建立误差 < 0.5 LSB 电容 DAC 阵列 C, C/2, C/4 … C/2^(N-1) 电荷再分配 V_DAC = V_REF × D/2^N 总电容 2C 比较器 动态锁存 判决时间 < 0.4T SAR 逻辑 逐位试探 MSB → LSB N 个比较周期 输出 N 位数字码 SAR 控制字反馈 → 切换电容下极板 转换时序： 采样 MSB Bit N-2 Bit N-3 … LSB 输出码 采样相建立 → N 个比较周期 → 输出 N 位结果，总周期 = 采样 + N × T_clk

理解 SAR ADC 的关键，是把“算法—电路—时序”三者对应起来：算法决定判决顺序，电容 DAC 决定权重电压，比较器决定每一位的取值，时序决定整个系统能否在给定速度下保持精度。只有三者协同，才能在高速采集系统中获得稳定的有效位数。

← 上一章 📖 返回目录 下一章 →