1. 课程导入
在工业测量、医疗成像、通信接收机、电力监测与高速数据采集设备中，模数转换器（ADC）是模拟世界与数字处理之间的关键桥梁。逐次逼近型寄存器（Successive Approximation Register，SAR）ADC 凭借中高分辨率、低功耗、无流水线延迟和易于集成的特点，成为高速采集系统中最常见的架构之一。本课程围绕“SAR ADC 高速采集系统设计”展开，目标不是只讲清一个器件参数，而是建立从模拟前端、采样保持、基准与时钟、数字接口到系统校准与验证的完整设计视角。
学习目标：完成本课程后，应能够理解 SAR ADC 的逐次逼近原理与关键时序，能够根据分辨率、采样率、输入带宽、信噪比和功耗约束选择架构与器件，能够设计或评估模拟前端、基准驱动、时钟树与数字接口，并具备对高速采集系统进行误差分解、调试与测试验证的基本能力。
一、核心概念：SAR ADC 到底在做什么
SAR ADC 的核心思想是“二进制搜索”。在一个转换周期内，采样保持电路先捕获输入电压，随后 SAR 逻辑从最高有效位（MSB）开始，逐位控制内部 DAC 输出试探电压，并与输入采样值比较。比较器结果决定该位保留为 1 还是 0，经过 N 次比较后得到 N 位数字码。其本质是用时间换精度：每一位对应一次比较，N 位分辨率需要 N 个比较周期，因此转换时间、比较器速度和 DAC 建立时间共同决定最高采样率。
高速采集系统并不等于“ADC 采样率高”这么简单。系统性能由多个参数共同约束：分辨率决定量化台阶，采样率决定时间轴密度，输入带宽决定能捕获多快的模拟变化，信噪比与有效位数（ENOB）决定真实可用精度，孔径抖动与时钟相位噪声决定高频输入下的信噪比退化，基准噪声与驱动能力决定码值稳定性。设计者必须把这些参数放在同一个信号链中权衡，而不是孤立地看数据手册中的典型值。
二、整体框架：从模拟输入到数字码的完整链路
一个可用的高速采集系统通常包含六个层次。第一层是模拟输入与传感器接口，决定信号幅度、共模电平和源阻抗；第二层是模拟前端（AFE），完成驱动、滤波、增益或单端转差分；第三层是采样保持与 SAR ADC 内核，决定采样时刻和量化结果；第四层是基准、时钟与电源，它们不直接出现在信号路径上，却直接决定精度和动态性能；第五层是数字接口与 FPGA/处理器，负责数据接收、缓存和实时处理；第六层是校准、测试与验证，包括偏置校准、增益校准、FFT 分析和误码统计。
从设计流程看，建议按以下顺序推进：
- 明确系统指标：分辨率、采样率、输入带宽、ENOB、功耗、接口形式与工作温度范围。
- 选择 ADC 架构与具体型号：比较 SAR、流水线、Σ-Δ 的适用边界，确认 SAR 是否满足延迟和功耗要求。
- 设计模拟前端：根据源阻抗和采样电容计算建立时间，选择驱动器、RC 滤波和差分网络。
- 规划基准与时钟：评估基准输出噪声、瞬态恢复和时钟抖动对 SNR 的影响。
- 完成数字接口与 PCB 布局：控制回流路径、分区、去耦和高速走线阻抗。
- 进行系统级测试与迭代：用相干采样、FFT、直方图和码密度法验证性能。
三、典型应用场景与参数取向
不同应用对 SAR ADC 高速采集系统的要求差异很大。数据采集卡强调多通道同步与吞吐率；医疗超声强调低延迟和波束合成；通信接收机强调中频采样与动态范围；电力监测强调隔离、抗干扰和长期稳定性；激光雷达与飞行时间测量强调窄脉冲捕获和低延迟。下表给出典型场景与设计侧重点的对应关系。
| 应用场景 | 典型分辨率 | 典型采样率 | 设计侧重点 |
|---|---|---|---|
| 工业数据采集 | 16～18 位 | 1～5 MSPS | 低噪声基准、通道间隔离、抗混叠滤波 |
| 医疗超声前端 | 12～14 位 | 40～80 MSPS | 低延迟、多通道同步、低功耗 |
| 通信中频接收 | 14～16 位 | 50～125 MSPS | 高 SFDR、低时钟抖动、差分输入 |
| 电力质量监测 | 16～24 位 | 10～100 kSPS | 隔离、共模抑制、长期漂移 |
| 激光雷达/ToF | 10～12 位 | 100 MSPS 以上 | 窄脉冲捕获、低延迟、快速建立 |
四、常见误区与复盘要点
误区一：只看采样率，不看建立时间。SAR ADC 在采样阶段需要输入网络在半个时钟周期内建立到足够精度，源阻抗过大或驱动能力不足会直接导致增益误差和失真。
误区二：忽略时钟抖动。高频输入下，孔径抖动会显著恶化 SNR。例如 10 MHz 输入、1 ps 抖动时，理论 SNR 上限约 90 dB 左右，再高的 ADC 分辨率也难以发挥。
误区三：基准随便接。SAR 转换过程中基准会承受瞬态电流，基准输出阻抗和去耦不足会造成码相关误差，表现为谐波和杂散恶化。
误区四：数字接口与模拟区混布。高速数字回流会耦合进模拟输入和基准，导致噪声底抬升，必须做好分区、地平面和去耦设计。
复盘建议：每完成一版硬件，先做静态直方图测试确认噪声与失码，再做相干 FFT 观察 SNR、THD、SFDR，最后做多通道同步与长时间稳定性测试。把问题定位到“输入建立、基准、时钟、电源、数字串扰”五个方向，比盲目更换器件更有效。
五、本课程将覆盖的关键参数速查
分辨率 N : 8 / 10 / 12 / 14 / 16 / 18 bit
采样率 fs : 1 MSPS ~ 125 MSPS 及以上
输入带宽 BW : 通常要求 BW ≥ 2~5 倍信号频率
信噪比 SNR : 由量化噪声、热噪声、时钟抖动共同决定
有效位数 ENOB : ENOB = (SINAD - 1.76) / 6.02
总谐波失真 THD : 反映非线性与建立误差
无杂散动态 SFDR : 反映杂散与时钟/电源耦合
孔径抖动 tj : 高频输入下 SNR 的主要限制之一
建立时间 tsettle: 采样网络与驱动器设计的核心约束
接口形式 : SPI / LVDS / CMOS / JESD204B