📚 课程目录第3章时序控制核心概念

3. 时序控制核心概念

在多路数字电源系统中，各路电压并不是“同时出现、同时消失”的。FPGA、SoC、DSP、ASIC 等负载内部存在多个电源域，例如内核电压、I/O 电压、辅助电压、DDR 电压等。如果这些电压的建立顺序、稳定时间或关断顺序不符合器件手册要求，就可能出现闩锁、漏电流过大、I/O 反灌、配置失败甚至永久损坏。因此，时序控制的核心不是“把电送上去”，而是让每一路电源在正确的时间、以正确的状态、按正确的顺序完成上电与下电。

时序控制的本质是：用使能信号控制电源芯片的启动时刻，用 Power Good 信号确认输出电压已进入有效窗口，用复位信号保证负载在电源稳定前不工作，并预留足够的时序裕量来覆盖器件离散性、温度变化和负载波动。

一、上电时序与下电时序

上电时序是指系统从待机状态到所有电源域均进入稳定工作状态的过程中，各路电源的启动顺序、时间间隔和稳定判据。常见策略包括顺序启动、比例启动、同步启动和分级启动。顺序启动最简单，例如先 1.0V 内核，再 1.8V I/O，最后 3.3V 辅助；比例启动则让多路电源按相同斜率上升，适合对地弹和浪涌敏感的系统；同步启动要求多路同时到达稳定点，通常用于同一电源域内的多相或冗余通道。

下电时序与上电时序同样重要，但常被忽视。很多器件要求“先断 I/O，再断内核”，或者“先断辅助，再断主电源”，以避免 I/O 引脚向未掉电的内核注入电流。若下电顺序错误，可能出现反向偏置、体二极管导通、电流倒灌，导致电源芯片或负载损坏。因此，时序控制器通常需要同时配置上电顺序和下电顺序，而不是只关注启动过程。

二、使能信号、Power Good 与复位信号

使能信号是时序控制的“开关”。电源芯片的 EN 引脚通常具有阈值电压和迟滞，控制器通过 GPIO、时序芯片或级联方式给出 EN 信号，决定该路电源何时开始软启动。使能信号必须满足电平兼容性、驱动能力和上升时间要求，否则会出现误触发或启动失败。

Power Good 是电源芯片输出的状态信号，表示输出电压已经进入设定窗口并保持稳定。它通常用于触发下一路电源的使能，或作为复位释放的条件。PG 信号存在去抖时间、延迟时间和有效电平差异，设计时必须确认其极性和时序参数。复位信号则连接负载的 RESET 引脚，确保在电源未稳定、时钟未稳定或配置未完成前，负载保持复位状态。典型逻辑是：所有 PG 有效后，再经过固定延时，才释放复位。

三、时序裕量与参数关系

时序裕量是指实际时序与器件要求之间的安全余量。它通常包括三部分：电源上升时间裕量、PG 去抖与延时裕量、复位释放裕量。若某一路电源的上升时间接近上限，或者 PG 信号在临界点抖动，系统可能在高温、低压或重载条件下出现偶发启动失败。因此，时序设计不能只按典型值计算，而应按最坏情况分析。

关键参数	典型要求	风险点	设计建议
上电顺序	内核先于 I/O，辅助先于主电源	顺序错误导致闩锁或反灌	按器件手册固化顺序，禁止随意调换
下电顺序	I/O 先于内核，或按手册要求	反向电流、体二极管导通	使用带下电控制的时序芯片
EN 阈值	满足 VIH/VIL 与迟滞	误触发、启动失败	预留 20% 以上噪声裕量
PG 去抖	通常 1～10ms	抖动导致级联误判	按最慢上升时间加余量
复位释放	所有 PG 有效后再延时	负载提前工作	延时覆盖时钟稳定时间
时序裕量	≥20% 最坏情况余量	高低温、重载下失效	做全温全压测试验证

四、典型失效模式与复盘

时序问题往往表现为“偶发不启动”“上电后配置失败”“某路电源反复重启”“负载发热异常”等。常见失效模式包括：第一，PG 信号被误上拉，导致下一路电源提前启动；第二，复位释放过早，负载在电源未稳定时开始配置，造成 FPGA 配置失败；第三，下电时 I/O 电压先掉，内核电压仍存在，电流通过 I/O 保护二极管倒灌；第四，时序芯片供电与受控电源共用一个 PG，形成死锁；第五，多路电源均流环路与时序控制相互干扰，导致某路在启动瞬间过流保护。

排障时不要只测单路电源的波形，必须同时抓取 EN、PG、复位和至少两路输出电压。很多“电源故障”其实是时序关系错误，而不是电源芯片本身损坏。

一个典型复盘案例是：某 FPGA 板卡在常温下启动正常，但在低温 -40℃ 时偶发配置失败。示波器抓取发现，1.0V 内核电源在低温下上升变慢，而 1.8V I/O 的 PG 去抖时间固定，导致复位释放时内核仍未进入稳定窗口。解决方法是增加 PG 去抖时间，并将复位释放条件改为“所有 PG 有效后再延时 20ms”，同时提高时序裕量。修改后，全温范围内启动成功率恢复到 100%。

时序配置示例（伪代码）：
power_on_sequence:
  enable(V1_CORE)          // 先启动内核 1.0V
  wait_pg(V1_CORE, 10ms)   // 等待 PG1 有效并去抖
  enable(V2_IO)            // 再启动 I/O 1.8V
  wait_pg(V2_IO, 10ms)     // 等待 PG2 有效并去抖
  enable(V3_AUX)           // 最后启动辅助 3.3V
  wait_pg(V3_AUX, 10ms)
  delay(20ms)              // 复位释放前裕量
  release_reset()

power_off_sequence:
  assert_reset()           // 先复位负载
  disable(V3_AUX)          // 按手册顺序关断
  disable(V2_IO)
  disable(V1_CORE)

总结来看，上电时序、下电时序、使能信号、Power Good、复位信号、时序裕量和失效模式共同构成时序控制的完整闭环。设计时要以器件手册为基准，以最坏情况为边界，以实测波形为依据；调试时要同时观察多路信号，避免只看单点。只有把“顺序、时间、状态、余量”四个要素同时管住，多路数字电源系统才能稳定可靠地工作。