2. SiC功率器件基础

要理解SiC母排寄生参数为何成为设计焦点，必须先回到器件本身。SiC MOSFET与Si IGBT在开关行为上的差异，不是“更快一点”的量变，而是开关过程主导机制、电流电压波形斜率以及回路寄生耦合方式的质变。母排设计的所有约束——低电感、低阻抗、对称布局、屏蔽与叠层——都源于这些器件特性。

一、SiC MOSFET的开关特性：多数载流子与无拖尾

SiC MOSFET是宽禁带半导体器件，导通时依靠多数载流子导电，没有Si IGBT中少数载流子注入与复合过程，因此关断时不存在拖尾电流。其开关过程可简化为栅极驱动控制下的沟道建立与夹断，开关时间通常在几十纳秒量级，远快于同功率等级的Si IGBT。

开关过程的核心阶段包括：

• 开通延迟与电流上升：栅极电压超过阈值后沟道形成，漏极电流快速上升，di/dt由驱动能力、跨导和回路电感共同决定。
• 电压下降与密勒平台：漏源电压快速下降，dv/dt通过密勒电容C_gd耦合到栅极，形成平台区。
• 关断电流下降与电压上升：沟道夹断后电流迅速转移，回路寄生电感产生电压尖峰，随后漏源电压快速建立。

由于没有拖尾电流，SiC MOSFET的关断损耗显著降低，但代价是电流和电压变化率极高，回路中的寄生电感与电容被强烈激励。

二、高di/dt与高dv/dt的来源

高di/dt主要来自三方面：一是器件本身跨导高、开关速度快；二是栅极驱动电阻小、驱动电流大，加速了沟道建立与夹断；三是回路电感低，电流变化不受限。高dv/dt则来自器件输出电容小、电压建立快，以及密勒电容耦合路径短。

这些高变化率并非孤立存在，它们与母排寄生参数形成强耦合：

• di/dt与寄生电感：V_spike = L_loop × di/dt，回路电感越大，关断电压尖峰越高，可能超过器件耐压。
• dv/dt与寄生电容：I_dis = C_par × dv/dt，位移电流会通过母排对地电容、散热器电容形成共模干扰。
• 高频振荡：L_loop与C_oss形成谐振，频率可达数十MHz，激发母排天线效应。

三、与Si器件的对比

下表从开关机制、变化率、损耗和母排敏感度四个维度对比Si IGBT与SiC MOSFET：

从表中可见，SiC MOSFET把开关损耗大幅降低，但把压力转移到了母排与回路设计上。Si IGBT时代可以容忍的几十nH回路电感，在SiC场景下可能直接导致电压过冲超标。

四、对母排设计的挑战

高di/dt与高dv/dt对母排提出四类硬性挑战：

1. 低电感约束：回路电感必须压到几nH甚至更低，否则关断尖峰不可接受。这要求母排采用叠层结构、正负母排紧贴、减小回路面积。
2. 低阻抗与高频特性：高频下趋肤效应和邻近效应显著，母排交流电阻上升，需考虑铜排厚度、表面处理和并联均流。
3. 共模干扰抑制：高dv/dt通过母排对地电容产生位移电流，需通过屏蔽层、Y电容和布局优化控制共模路径。
4. 对称性与均流：多管并联时，母排不对称会导致动态电流不均，需保证各支路寄生参数一致。

五、典型场景与误区复盘

某800V SiC电驱控制器在初版设计中，母排采用传统平面布局，回路电感约35nH。在满载关断测试中，母线电压800V，关断电流400A，di/dt约20A/ns，实测电压尖峰达到1120V，超过1200V器件的安全裕度。复盘发现：

• 正负母排间距过大，回路面积未压缩；
• 电容到器件的换流路径过长，高频回路电感集中；
• 驱动电阻偏大，试图降dv/dt，但反而增加了开关损耗和振荡持续时间。

改进方案采用叠层母排，正负铜排间距从2mm压缩到0.5mm，回路电感降至8nH，电压尖峰降至920V，同时保留较快开关速度。这个案例说明：SiC器件的优势必须通过母排寄生控制才能兑现，否则高速开关反而成为过冲和EMI的源头。

六、从器件特性到母排设计参数

将器件特性映射为母排设计参数，可形成如下对应关系：

器件参数                母排设计响应
-----------------------------------------
高di/dt        →      回路电感 L_loop 最小化
高dv/dt        →      对地电容 C_par 控制与屏蔽
C_oss谐振      →      阻尼设计与叠层结构
多管并联       →      支路对称与均流布局
高频开关       →      趋肤效应与交流电阻评估

理解这一映射关系，是后续章节讨论母排电感计算、叠层设计、电容配置和EMI抑制的基础。SiC MOSFET的开关特性决定了母排不能沿用Si时代的经验，而必须从回路寄生、高频阻抗和共模路径三个维度重新设计。