1. 课程导入

欢迎进入《SiC母排寄生与过冲抑制》课程。在正式开始之前，我们需要先建立一张“全局地图”：为什么碳化硅（SiC）器件的高频优势，反而让母排寄生参数成为系统设计的核心矛盾？过冲究竟会带来哪些工程危害？本课程后续30章将围绕哪些主线展开？本章作为导入，将帮助你把这些问题串联成一个完整的知识框架。

一、学习目标：学完本课程你能做什么

本课程不是单纯讲“母排怎么画”，而是围绕“寄生参数—开关过程—电压/电流过冲—抑制手段—验证闭环”这条主线展开。完成学习后，你应当具备以下能力：

• 能够识别SiC MOSFET开关过程中母排寄生电感、电容的主要来源与耦合路径；
• 能够根据器件参数、母线电压、负载电流和开关速度，估算关断电压过冲与开通电流过冲的量级；
• 能够从叠层母排结构、换流回路面积、端子布局、电容配置等角度提出抑制方案；
• 能够使用双脉冲测试、探头校准、波形分析等方法验证过冲抑制效果；
• 能够区分“器件本身特性”与“母排寄生导致的问题”，避免误判与过度设计。

二、SiC器件与母排寄生参数的关系

SiC MOSFET相比硅IGBT，具有更高的击穿场强、更低的导通电阻和更快的开关速度。其开关时间可进入几十纳秒甚至更短，电压变化率dv/dt和电流变化率di/dt显著提高。根据电感电压公式：

V_spike = L_loop × di/dt
V_overshoot = V_bus + V_spike

其中：
L_loop  —— 换流回路总寄生电感
di/dt   —— 关断电流变化率
V_bus   —— 母线电压
V_spike —— 寄生电感产生的尖峰电压

当di/dt从硅器件的几百A/μs提升到SiC的几千A/μs时，即使母排寄生电感只有几十纳亨，也会产生数百伏的尖峰电压。与此同时，母排与器件之间的寄生电容、电容器的等效串联电感（ESL）以及端子连接处的局部电感，都会参与高频换流过程，形成复杂的振荡。

因此，SiC器件与母排寄生参数的关系可以概括为：器件开关速度决定了激励源的强度，母排寄生参数决定了系统响应的幅度与频率。两者共同决定过冲、振荡和电磁干扰水平。

三、过冲问题的工程危害

过冲并不是“波形不好看”这么简单，它会直接转化为器件应力、系统效率和可靠性问题。常见危害包括：

• 器件电压应力超标：关断尖峰叠加母线电压后，可能超过SiC MOSFET的额定电压，导致雪崩击穿或长期退化。
• 电流过冲与寄生导通：开通瞬间电流尖峰可能触发器件内部寄生晶闸管，造成失效风险。
• 高频振荡与EMI：母排寄生电感与器件输出电容形成LC振荡，产生数十MHz甚至上百MHz的振铃，恶化传导与辐射EMI。
• 开关损耗增加：振荡过程中器件反复经过线性区，额外损耗转化为热量，降低系统效率。
• 驱动误动作：高dv/dt通过米勒电容耦合到栅极，可能引起桥臂直通或误开通。

四、整体课程框架与学习路径

本课程共30章，按照“认知—分析—设计—验证—复盘”的逻辑组织。你可以把它看作一条从问题现象到工程闭环的路径：

五、常见误区与学习建议

在进入后续章节之前，先澄清几个高频误区，避免学习方向跑偏：

1. 误区一：只要降低开关速度就能解决过冲。降低di/dt确实能减小尖峰，但会牺牲SiC的高频优势，增加开关损耗。正确思路是优先优化母排寄生，再适度调节驱动。
2. 误区二：母排寄生电感只由长度决定。回路面积、导体间距、层间介质厚度、端子连接方式都会显著影响L_loop。短而宽的母排不一定比叠层母排更好。
3. 误区三：仿真通过就等于设计通过。高频下寄生参数对几何尺寸、材料属性和装配工艺极其敏感，必须通过双脉冲测试实测验证。
4. 误区四：只关注关断电压过冲。开通电流过冲、栅极振荡、共模干扰同样会引发失效，需要综合评估。