4. 光引擎架构
CPO（Co-Packaged Optics，共封装光学）光引擎的核心思想，是把原本位于面板可插拔光模块中的光电器件，搬到交换芯片或计算芯片的封装基板近旁，用更短的电气链路换取更高的带宽密度与更低的每比特功耗。理解光引擎架构，关键要同时看清三件事：光路怎么走、电信号怎么走、PIC与EIC如何在同一封装内协同工作。
一、CPO光引擎的典型架构
一个典型的CPO光引擎通常由四层构成：最上层是光纤阵列与光耦合接口，中间是PIC光子集成电路，其下是EIC电子集成电路，最底层是封装基板与供电/散热结构。PIC负责光的产生、调制、传输与探测，EIC负责驱动、放大、时钟恢复与均衡等高速电信号处理。二者通过微凸点或混合键合实现高密度互连。
从光路角度看，光引擎一般包含外部光源（ELS）输入、光耦合器、分束/合束网络、调制器阵列、光电探测器阵列以及波分复用/解复用结构。从电路角度看，EIC包含调制器驱动器、跨阻放大器（TIA）、限幅放大器、时钟数据恢复（CDR）以及串行/解串（SerDes）接口。二者在物理上紧贴，在功能上互为镜像：PIC的每一个调制器都需要EIC的一路驱动器，每一个探测器都需要EIC的一路TIA。
二、光电协同设计需求
CPO光引擎不是PIC与EIC的简单拼接，而是需要在设计阶段就进行跨域协同。核心协同点包括以下几类：
- 驱动与调制匹配：EIC驱动器的输出摆幅、上升/下降时间必须与PIC调制器的半波电压、电容和行波电极阻抗匹配。驱动能力不足会导致消光比下降，过强则增加功耗与串扰。
- 探测器与TIA匹配：PIC探测器的结电容、暗电流和响应度决定TIA的输入电容与跨阻增益选择。带宽与灵敏度之间存在折中，需要联合仿真。
- 热协同：EIC是主要热源，PIC中的微环调制器和热光调谐器对温度敏感。热串扰会导致波长漂移，需要热隔离或闭环温控。
- 供电与信号完整性：高速SerDes通道、驱动器电源和偏置电路共享基板，需要协同规划电源分配网络与地回流路径。
协同设计的关键参数示例：
调制器：VπL = 1.2 V·cm，电容 C = 80 fF，阻抗 Z0 = 50 Ω
驱动器：输出摆幅 2.0 Vpp，上升时间 < 25 ps，功耗 3.5 pJ/bit
探测器：响应度 0.85 A/W，结电容 15 fF，暗电流 < 5 nA
TIA：跨阻增益 2 kΩ，带宽 35 GHz，输入噪声 < 12 pA/√Hz
微环：FSR 8 nm，Q值 12000，热调谐效率 0.25 nm/mW三、PIC与EIC的集成方式
PIC与EIC的集成方式直接决定光引擎的带宽密度、封装良率和散热能力。目前主流方案可分为三类：
| 集成方式 | 互连结构 | 优点 | 挑战 |
|---|---|---|---|
| 2D并排封装 | 引线键合或基板走线 | 工艺成熟、成本低、便于测试 | 互连密度低、寄生大、带宽受限 |
| 2.5D中介层 | 硅中介层 + 微凸点 | 互连密度较高、可集成多颗芯片 | 中介层成本高、热管理复杂 |
| 3D堆叠/混合键合 | Cu-Cu混合键合或微凸点阵列 | 互连密度极高、寄生小、带宽大 | 工艺难度大、良率与热应力挑战 |
在实际产品中，3D堆叠与混合键合正成为高带宽CPO光引擎的主流方向。以微凸点阵列为例，PIC与EIC之间的互连间距可从100 μm缩小到10 μm以下，单位面积互连数量提升两个数量级，从而支撑每通道100 Gb/s以上的调制速率。
四、案例与场景：一个800G CPO光引擎的架构选择
假设要设计一个800G（8×100G）CPO光引擎，采用微环调制器与波分复用方案。PIC上集成8个微环调制器、1个波分解复用器和8个探测器；EIC上集成8路驱动器、8路TIA和4路CDR/SerDes。设计流程如下：
- 确定光通道数与波长栅格，选择微环FSR与Q值，使8个波长落在同一FSR周期内。
- 根据微环调制效率与驱动器摆幅，联合确定驱动电压与功耗预算。
- 根据探测器电容与TIA输入电容，确定TIA跨阻与带宽，保证100 Gb/s PAM4信号眼图张开。
- 规划PIC与EIC的微凸点布局，确保高速信号路径最短、电源与地回流路径对称。
- 进行热仿真，评估EIC发热对微环波长的影响，必要时加入热调谐闭环或热隔离槽。
提示：在CPO光引擎中，PIC与EIC的协同仿真应尽早开始。建议在版图设计前完成行为级联合仿真，明确驱动摆幅、TIA增益、热调谐范围等关键参数的边界条件，避免后期反复改版。
五、常见误区与复盘
- 误区一：先做PIC再做EIC。实际上二者必须并行设计，接口参数（电容、阻抗、摆幅）应在早期冻结。
- 误区二：只关注光性能，忽略电寄生。微凸点、TSV和基板走线的寄生电容电感会显著影响高速信号质量。
- 误区三：低估热串扰。EIC功耗密度高，微环调制器对温度极其敏感，热设计必须与光电设计同步。
- 误区四：忽视可测试性。CPO光引擎封装后难以探针测试，需要在PIC和EIC上预留测试点与环回路径。
复盘要点：CPO光引擎的成功取决于光电协同设计的深度。建议在项目初期建立统一的光电联合仿真平台，将PIC的S参数、EIC的晶体管级模型和封装寄生参数纳入同一仿真环境，以缩短迭代周期并提高一次流片成功率。
总体而言，CPO光引擎的架构设计围绕“光路短、电链路短、热路径可控”三个目标展开。PIC与EIC的集成方式从2D走向3D，光电协同设计从接口匹配走向联合优化，最终才能在带宽密度、功耗和可靠性之间取得平衡。