4. SRF（自谐振频率）解析
在RFIC（射频集成电路）设计中，片上螺旋电感并非理想元件。除了目标电感量L和串联电阻Rs之外，还存在多种寄生电容，使得电感在某个特定频率点上发生自谐振。这个频率点就是自谐振频率（Self-Resonant Frequency，SRF）。SRF决定了电感可用的最高工作频率，是电感频率特性的“天花板”。本章将深入解析SRF的物理定义、寄生电容的来源与量化方法，以及SRF与电感可用频段之间的工程关系，帮助设计者在版图阶段就为高频应用预留足够的频率余量。
4.1 SRF的物理定义与等效电路模型
核心原理：SRF（自谐振频率）是指片上电感与自身寄生电容发生并联谐振的频率点。在SRF以下，电感表现为感性（阻抗虚部为正）；在SRF以上，电感表现为容性（阻抗虚部为负）。从电路理论角度看，片上电感的等效模型可以简化为一个电感L与一个等效并联电容Cpar并联，再与串联电阻Rs串联。当频率升高时，感抗ωL增大，容抗1/(ωCpar)减小，两者在SRF处相等，即ω₀L = 1/(ω₀Cpar)，从而得到SRF = 1/(2π√(L·Cpar))。
在实际RFIC设计中，SRF并非一个尖锐的谐振点，而是一个渐变的过渡区域。工程上通常将电感阻抗虚部从正变负的过零点定义为SRF。值得注意的是，SRF与电感的Q值峰值频率并不重合——Q值峰值通常出现在SRF的30%~60%处，这是因为Q值同时受Rs和寄生电容的影响。因此，设计者不能简单地将SRF视为“最高可用频率”，而应结合Q值曲线综合判断。
4.2 寄生电容的来源与量化分析
判断方法：片上电感的寄生电容主要来源于两个物理路径：一是金属走线之间的电容（金属间电容），二是金属走线与衬底之间的电容（衬底电容）。理解这两类电容的形成机制，是优化SRF的基础。
| 寄生电容类型 | 物理来源 | 主要影响因素 | 典型量级（0.18μm工艺） |
|---|---|---|---|
| 金属间电容（Cox） | 相邻金属层之间的垂直耦合、同层金属走线之间的水平耦合 | 金属层间距、介电常数、走线宽度、间距 | 10~50 fF |
| 衬底电容（Csub） | 金属走线与硅衬底之间的氧化层电容 | 金属到衬底的距离（即上层金属厚度）、氧化层介电常数、金属面积 | 20~80 fF |
| 边缘电容（Cfringe） | 金属走线侧壁与相邻金属/衬底之间的耦合 | 走线厚度、侧壁间距 | 5~15 fF |
在典型RFIC工艺中，顶层厚金属（如M6/M7）与衬底之间的距离较大，因此衬底电容较小；而底层金属（如M1/M2）距离衬底近，衬底电容显著增大。这就是为什么片上电感通常使用顶层金属实现的原因之一。此外，金属间电容还与电感线圈的几何布局密切相关：多圈螺旋电感的相邻走线之间存在较大的耦合电容，圈数越多、间距越小，Cox越大。
4.3 SRF与电感可用频段的关系
操作流程：确定电感可用频段需要遵循以下步骤：首先，通过电磁仿真（如HFSS、ADS Momentum）或工艺PDK模型提取电感的S参数；其次，将S参数转换为Z参数或Y参数，计算等效电感L(f)和Q值曲线；然后，找到阻抗虚部过零点的频率即为SRF；最后，根据电路工作频率f_op，判断是否满足f_op ≤ 0.5×SRF（对于窄带匹配）或f_op ≤ 0.7×SRF（对于宽带低Q应用）。
SRF与可用频段的关系可以用以下规则概括：
- 感性区（f < SRF）：电感呈现正感抗，Q值随频率先升后降，在某个频率点达到峰值Q_max。可用频段通常限制在Q_max对应频率的附近。
- 谐振点（f = SRF）：阻抗虚部为零，电感表现为纯电阻，Q值降为零。此时电路无法利用电感特性。
- 容性区（f > SRF）：电感呈现容性，Q值为负，电路行为完全改变。若电路设计者误将工作频率设置在SRF以上，会导致匹配网络失效、振荡器起振条件错误等问题。
在实际工程中，设计者通常要求工作频率不超过SRF的50%~70%。例如，一个5GHz的LNA（低噪声放大器）需要匹配电感，若电感SRF为10GHz，则可用频段为0~7GHz，满足5GHz工作需求。但如果SRF仅为6GHz，则5GHz工作频率已经接近SRF，Q值下降明显，噪声系数和增益都会恶化。
4.4 案例拆解：2.4GHz LNA电感选型与版图优化
案例背景：某蓝牙SoC芯片中的2.4GHz LNA需要设计一个源极退化电感Ls（用于输入匹配）和一个负载电感Ld（用于谐振负载）。工艺为0.18μm RFCMOS，顶层金属为M6（厚度2μm，距衬底约5μm）。设计目标：Ls = 1.2nH，Ld = 3.5nH，工作频率2.4GHz，要求SRF至少为工作频率的3倍（即7.2GHz以上），以确保Q值足够高。
初始现象与问题：第一版版图中，设计者使用M6金属制作了3.5圈螺旋电感，外径120μm，线宽8μm，间距2μm。仿真结果显示：Ls的SRF为9.5GHz（满足要求），但Ld的SRF仅为6.8GHz，低于7.2GHz的目标值。进一步分析发现，Ld的Q值在2.4GHz处仅为8.5，低于设计规范要求的12。
分析判断过程：通过电磁仿真提取寄生电容，发现Ld的等效Cpar高达85fF，其中衬底电容Csub占60fF，金属间电容Cox占25fF。由于Ld圈数多（3.5圈），金属走线总长度较长，导致金属-衬底面积增大，Csub偏高。同时，相邻走线间距2μm偏小，Cox也贡献了不可忽略的电容。
实际操作步骤：针对上述分析，设计者进行了以下版图优化：
- 将Ld改为2.5圈，外径增大至140μm，保持电感量3.5nH不变（通过增加每圈长度补偿圈数减少带来的电感量下降）。
- 将走线间距从2μm增大至3μm，减小金属间耦合电容Cox。
- 在电感下方添加PGS（Patterned Ground Shield，图案化接地屏蔽），由M1金属条组成，条宽0.5μm，间距0.5μm，接地。PGS将衬底电容Csub从60fF降低至25fF（屏蔽了电场向衬底的穿透）。
- 去除电感下方所有dummy fill，避免额外寄生。
结果对比：优化后，Ld的SRF从6.8GHz提升至9.2GHz，2.4GHz处Q值从8.5提升至13.2，满足设计规范。同时，PGS的引入虽然增加了约5%的衬底损耗（由于PGS本身有电阻），但整体Q值提升显著。代价是版图面积增大了约15%，且PGS需要额外的接地过孔，增加了工艺复杂度。
风险与代价：PGS并非适用于所有场景。对于差分电感或需要高Q值的VCO电感，PGS的金属条会引入额外的涡流损耗，反而降低Q值。因此，PGS更适合单端电感且对衬底噪声敏感的场景。此外，增大间距会增大电感面积，可能影响芯片布局。
4.5 总结复盘与设计清单
SRF是RFIC电感设计中的“硬约束”，它决定了电感的频率上限。通过本章分析，可以总结出以下设计要点：
| 设计阶段 | 关键动作 | 验证指标 |
|---|---|---|
| 原理图设计 | 根据工作频率f_op估算所需SRF（≥3×f_op） | SRF目标值 |
| 版图布局 | 选择顶层金属、控制圈数、优化间距 | Cpar估算值 |
| 电磁仿真 | 提取S参数，计算L(f)、Q(f)、SRF | SRF ≥ 3×f_op，Q ≥ 目标值 |
| 流片验证 | 测试电感单体的S参数，对比仿真 | SRF偏差 < 10% |
在实际项目中，建议设计者在电感选型阶段就建立“SRF-电感量-Q值”的三角约束表，避免后期返工。例如，对于5GHz频段，若需要2nH电感，SRF至少应为15GHz，这意味着寄生电容Cpar必须控制在约56fF以内（根据公式反推）。如果版图无法满足，则需要考虑降低电感量或采用T型匹配网络替代单电感方案。