3. 去耦电容网络设计
去耦电容，说白了就是PDN的「急救员」。电源层本身有阻抗，电流一波动，电压就跟着抖。电容的作用就是在电压还没抖起来之前，先把电荷补上。
但电容不是完美的。它有自己的寄生参数——ESR和ESL。这两个东西，才是决定去耦效果的关键。我刚开始做高速板时，总觉得电容越多越好，结果发现某些频率点反而更差了。嗯，这里面的门道，咱们今天一次讲透。
3.1 电容的等效模型：不只是个C
一个真实的电容，等效电路长这样：
ESL
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ESR
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C
这个模型叫RLC串联模型。C是理想电容，ESR是等效串联电阻，ESL是等效串联电感。电容在低频时像个电容，到了高频，ESL开始主导，它就变成电感了。
关键概念：自谐振频率（SRF）
电容的阻抗曲线呈V形。在SRF点，容抗和感抗抵消，阻抗最低，等于ESR。低于SRF，电容性主导；高于SRF，电感性主导。
公式很简单：
SRF = 1 / (2π × √(L × C))
Z_min = ESR
我在项目中遇到过一块DDR3的板子，1V5供电纹波超标。查了半天，发现是0402的0.1μF电容在100MHz附近阻抗飙升。一算，它的SRF只有80MHz。换成0603的0.1μF，ESL小了，SRF提到120MHz，问题解决。
3.2 不同容值电容的频响特性
不同容值的电容，SRF不同。大电容SRF低，小电容SRF高。这不是巧合，是物理规律。
| 容值 | 封装 | 典型ESR (mΩ) | 典型ESL (nH) | SRF (MHz) | 有效频段 |
|---|---|---|---|---|---|
| 10μF | 0805 | 5 | 1.5 | 1.3 | DC ~ 5MHz |
| 1μF | 0603 | 10 | 0.8 | 5.6 | 1MHz ~ 20MHz |
| 0.1μF | 0402 | 20 | 0.5 | 22.5 | 5MHz ~ 80MHz |
| 0.01μF | 0201 | 50 | 0.3 | 92 | 20MHz ~ 300MHz |
| 100pF | 0201 | 200 | 0.2 | 1125 | 100MHz ~ 2GHz |
你看，10μF的电容在1.3MHz附近阻抗最低，到了10MHz以上，它已经是个电感了。0.1μF的电容在22.5MHz附近最好用，但到了100MHz，它也失效了。
所以，去耦网络必须用多个不同容值的电容并联，才能覆盖宽频段。我个人的习惯是：每10倍频程至少放一种容值，比如10μF、1μF、0.1μF、0.01μF、100pF这样排下来。
经验法则：去耦电容的容值选择，按10倍步进递减。从10μF到100pF，覆盖DC到2GHz。每个容值放2-3颗，总数量控制在20颗以内。
3.3 去耦网络布局策略
布局比选值更重要。电容放得再对，走线一长，ESL一加，效果全废。
核心原则只有一条：电容离负载越近越好，回路面积越小越好。
具体怎么做？我总结了四个要点：
- 小电容靠近引脚：100pF、0.01μF这类高频电容，必须紧贴IC的电源引脚。距离不超过1mm。我见过有人把0.1μF放在板子背面，过孔绕了3mm，结果100MHz以上阻抗直接翻倍。
- 大电容稍远但别太远：10μF、22μF这类大电容，可以放在IC周围2-5mm处。它们负责低频，对寄生电感不敏感。
- 同容值电容对称放置：如果IC有多个电源引脚，每个引脚配一颗同容值电容。不要只在一侧堆电容，另一侧空着。
- 过孔要短要粗：电容到电源层的过孔，直径至少0.3mm，长度尽量短。过孔本身有电感，大约0.5-1nH/mm。一个2mm长的过孔，就能让0.1μF电容的SRF从22MHz降到15MHz。
避坑指南：我曾经在一个FPGA项目上，把10颗0.1μF电容全放在IC同一侧，另一侧只放了2颗10μF。结果IC另一侧的电源引脚纹波比这一侧大了30%。后来对称布局，纹波降下来了。电容要围着IC放，不是堆在一处。
3.4 去耦网络设计流程
下面这张图，是我做去耦网络设计的标准流程：
这个流程我用了很多年。第一步确定目标阻抗，根据芯片的瞬态电流和允许的电压波动来算。第二步算总电容，保证低频段有足够的电荷储备。第三步选容值组合，覆盖目标频段。第四步布局布线，这是最考验功力的。第五步仿真验证，用PDN仿真工具看阻抗曲线，不满足就回去调整。
3.5 实际案例：DDR3 VTT去耦
讲个实际案例。DDR3的VTT电源，1.5V，要求纹波不超过30mV。瞬态电流变化大约2A。目标阻抗就是30mV/2A = 15mΩ。
我选了以下电容组合：
- 4颗10μF（0805）——覆盖DC到5MHz
- 4颗1μF（0603）——覆盖1MHz到20MHz
- 4颗0.1μF（0402）——覆盖5MHz到80MHz
- 2颗0.01μF（0201）——覆盖20MHz到300MHz
布局时，0.01μF和0.1μF紧贴DDR颗粒的VTT引脚，距离不超过1mm。1μF放在颗粒周围2mm处。10μF放在板子边缘，靠近电源入口。
仿真结果：阻抗曲线在DC到300MHz范围内全部低于15mΩ。实际测试纹波22mV，满足要求。
小技巧：如果你发现某个频段阻抗超标，别急着加电容。先检查那个频段对应的电容布局是否合理。很多时候，把电容挪近1mm，比多加两颗电容更管用。
3.6 常见误区
做去耦设计，有几个坑我踩过，你们别踩：
- 误区一：电容越多越好——电容多了，并联后ESR降低，但ESL也并联，反谐振点增多。有时候10颗电容不如5颗布局合理的电容。
- 误区二：只关注容值不关注封装——0402的ESL比0603小，高频性能更好。能用小封装就别用大的。
- 误区三：忽略过孔电感——一个0.3mm的过孔，电感约0.5nH。两个过孔并联，电感减半。所以电容到电源层最好用两个过孔。
- 误区四：电容放在板子背面——除非万不得已，电容和IC在同一面。背面过孔太长，寄生电感大。
特别提醒：我曾经在一个项目上，为了省空间，把0.1μF电容放在IC背面，过孔打了两个。结果仿真发现，100MHz处阻抗比正面放置高了40%。后来改到正面，问题解决。记住：电容离IC引脚的距离，每增加1mm，有效频段下降约10%。
去耦电容设计，说难不难，说简单也不简单。核心就是理解ESR和ESL的影响，选对容值，放对位置。做到这三点，PDN阻抗就能压下来。