2. 电源层与地层的作用

电源层和地层，说白了就是一对平行板电容器。你想想看，两层铜箔中间夹着介质（FR4），这不就是电容的基本结构吗？很多工程师只把电源层当成“走大电流的铜皮”，忽略了它天然的电容特性。我个人习惯把电源-地层对看作PCB上第一个、也是最重要的去耦电容。

2.1 平面电容效应：你身边就有一个大电容

平面电容的计算公式很简单：

C = ε₀ × εᵣ × (A / d)

其中：
C  —— 平面电容值（F）
ε₀ —— 真空介电常数（8.85×10⁻¹² F/m）
εᵣ —— 介质相对介电常数（FR4 约 4.2~4.5）
A  —— 电源层与地层重叠面积（m²）
d  —— 层间介质厚度（m）

举个例子。一块 100mm × 100mm 的PCB，电源层和地层间距 0.1mm（4mil），用FR4材料：

C = 8.85×10⁻¹² × 4.3 × (0.01 / 0.0001)
  ≈ 3.8 nF

3.8nF！这相当于在电源入口直接焊了一个高频特性极好的贴片电容。而且这个电容没有引线电感，ESR也极低。我在项目中遇到过，有些高速板把电源层间距从4mil改到2mil，平面电容直接翻倍，PDN阻抗在100MHz以上降了将近40%。

2.2 平面谐振：好事过头就变坏事

电容效应是好事，但电源层和地层构成的谐振腔会带来麻烦。为什么会这样？因为任何平行板结构都有其固有谐振频率。当激励信号的波长与板尺寸可比拟时，就会形成驻波。

矩形平面的谐振频率计算公式：

fₘₙ = (c / (2π√εᵣ)) × √((mπ/a)² + (nπ/b)²)

其中：
c  —— 光速（3×10⁸ m/s）
εᵣ —— 相对介电常数
a, b —— 平面边长（m）
m, n —— 谐振模式阶数（0, 1, 2, ...）

我整理了一个常见尺寸PCB的基模谐振频率表（FR4，εᵣ=4.3）：

PCB尺寸 (mm)	基模谐振频率 (MHz)	常见问题频段
50 × 50	~1400	GHz级射频
100 × 100	~700	高速数字谐波
150 × 150	~470	DDR时钟附近
200 × 200	~350	以太网/PCIe
300 × 300	~230	低频开关噪声

2.3 如何利用平面电容降低阻抗

知道了原理，接下来就是实战。我个人总结了四个步骤：

1. 缩小层间距 —— 把电源层和地层尽量靠近。4mil间距比8mil的平面电容大一倍。但要注意，太薄会影响板材可靠性和阻抗控制。
2. 增大重叠面积 —— 避免在电源层挖大面积的空洞。如果必须走线，尽量用细线穿过，而不是整片挖掉。
3. 使用高εᵣ材料 —— 有些高速板材的εᵣ可以做到6~10，平面电容能提升50%以上。但成本也会上升，需要权衡。
4. 添加去耦电容抑制谐振 —— 在谐振峰值位置附近放置电容，可以“吸收”谐振能量。具体位置可以通过仿真确定。

2.4 平面电容 vs 分立电容：谁主沉浮？

很多新手问我：既然平面电容这么好，是不是可以不用分立电容了？答案是否定的。我画了一张对比图，你看完就明白了。

从图中可以清楚看到：

• 分立电容（红色虚线）：低频段阻抗下降，但在自谐振频率（SRF）之后，ESL开始主导，阻抗反而上升。
• 平面电容（蓝色实线）：从低频到高频，阻抗持续下降，没有回升现象。
• 合成PDN阻抗（绿色实线）：两者互补，在整个频段内保持低阻抗。

2.5 实战中的平面电容设计要点

嗯，这里要注意几个容易踩坑的地方：

• 过孔会破坏平面电容 —— 大量过孔在电源层和地层之间形成“空洞”，等效于减小了重叠面积。我建议在高速区域尽量减少不必要的过孔。
• 分割平面要谨慎 —— 如果必须分割电源层，尽量保持分割后的每个区域都有对应的地层。我曾经见过有人把电源层切成三块，结果每块都成了独立的谐振腔，互相耦合产生新的问题。
• 层叠顺序决定电容效果 —— 电源层和地层必须相邻。如果中间隔了信号层，平面电容几乎为零。这是很多多层板设计新手容易犯的错误。
• 介质厚度均匀性 —— 半固化片（PP）的厚度在压合过程中会有变化，导致平面电容值偏离设计值。我一般会在板边留测试点，方便板厂做TDR测试验证。