1. PDN基础概念
各位工程师朋友，咱们今天聊聊PDN。说白了，PDN就是给芯片供电的那一整条“能量管道”。
我刚开始做高速数字板的时候，总觉得只要把电源层铺好、电容焊上就完事了。结果有一次调试，板子一跑高速就随机复位，查了整整三天——最后发现是PDN阻抗在某个频点飙到了2Ω，芯片核心电压直接掉到1.1V以下。从那以后，我再也不敢小看PDN了。
1.1 什么是PDN？
PDN，全称Power Delivery Network，中文叫“供电网络”。它从板级电源模块（VRM）开始，经过PCB上的电源/地平面、过孔、去耦电容，一直延伸到芯片焊盘，最终把稳定的电压送到芯片内部的晶体管。
你想想看，芯片就像一个高速运转的发动机，PDN就是它的油路。油路堵了、压力不稳，发动机肯定出问题。PDN也一样——阻抗高了、纹波大了，芯片的逻辑就可能出错。
核心观点：PDN的本质是一个从DC到GHz频段的低阻抗传输系统。它的好坏直接决定了芯片能否稳定工作。
1.2 PDN的组成要素
PDN不是单一器件，而是一个多层级的系统。我个人习惯把它拆成四个部分来看：
- VRM（电压调节模块）——电源的源头。把输入的12V/5V转换成芯片需要的电压（比如1.2V、1.8V）。VRM的响应速度有限，通常在DC到几百kHz范围内有效。
- PCB电源/地平面——电流的高速公路。多层板中的电源层和地层形成平板电容，提供低感抗的电流路径。我在项目中遇到过，如果电源层和地层间距太大（比如超过4mil），高频阻抗就会明显升高。
- 去耦电容网络——能量的“水库”。从大电解到小陶瓷，不同容值和封装的电容覆盖不同频段。嗯，这里要注意：电容的ESL（等效串联电感）比容值更重要，高频段尤其如此。
- 芯片封装与焊盘——最后一公里。芯片内部的bond wire、bump、封装基板都会引入寄生电感。这部分我们做板级设计时改不了，但必须知道它的存在。
这四个部分串联在一起，任何一个环节出问题，PDN性能都会打折扣。
1.3 PDN性能指标
衡量PDN好不好，主要看三个指标。我按重要程度排个序：
| 指标 | 定义 | 典型要求 | 我的经验 |
|---|---|---|---|
| 目标阻抗 | PDN在目标频段内的最大允许阻抗值 | 通常为几mΩ到几十mΩ | 这是最核心的指标，我一般先算这个 |
| 纹波 | 电源输出端的周期性电压波动（开关频率相关） | 通常<10mVpp | VRM的开关频率越低，纹波越大 |
| 噪声 | 非周期性的随机电压波动（瞬态电流引起） | 通常<5% Vdd | 高频噪声最难处理，靠电容和平面 |
1.3.1 目标阻抗
目标阻抗的计算公式很简单：Z_target = (Vdd × Ripple%) / I_transient。举个例子，如果芯片核心电压1.2V，允许5%的纹波，瞬态电流变化2A，那么目标阻抗就是1.2×0.05/2 = 30mΩ。
我曾经犯过一个错：只算了低频目标阻抗，忽略了高频段。结果板子在500MHz附近阻抗飙升到80mΩ，DDR3的数据眼图直接闭合。后来加了几个0201的100pF电容才压下来。
小技巧：目标阻抗的计算频段至少要覆盖芯片工作频率的10倍。比如芯片跑1GHz，PDN阻抗至少要看到10GHz。别只盯着DC看。
1.3.2 纹波
纹波主要来自VRM的开关动作。Buck变换器的输出纹波频率等于开关频率，幅度取决于输出电容的ESR和电感电流纹波。纹波太大，会直接耦合到芯片的敏感电路里，比如PLL、ADC。
我记得有一次做射频板，PA的供电纹波有15mVpp，结果发射频谱上出现了明显的杂散。后来在VRM输出端加了一级LC滤波，纹波降到3mVpp，问题才解决。
1.3.3 噪声
噪声比纹波更难对付。它来自芯片内部逻辑翻转时抽取的瞬态电流，频率可以高达GHz。噪声的幅度取决于PDN阻抗和电流变化率（di/dt）。
你想想看，一个高性能FPGA在时钟上升沿可能瞬间抽取几十安培的电流，如果PDN阻抗不够低，电压就会瞬间塌陷。这就是为什么高频去耦电容要尽量靠近芯片焊盘放。
注意：纹波和噪声是叠加在一起的。测量时要用示波器的AC耦合模式，带宽开到足够高（至少1GHz），才能看到真实的PDN电压波动。别用20MHz带宽限制去测，那会把高频噪声全滤掉。
1.4 PDN知识体系总览
下面这张图是我自己整理的PDN知识框架，帮你快速建立全局认知：
从这张图可以看得很清楚：PDN设计不是孤立的任务。VRM、电容、平面三者协同工作，覆盖从DC到GHz的整个频段。而叠层设计——也就是电源层和地层怎么安排——直接决定了平面电容的大小和回路电感的高低。这就是为什么我们要花30章来深入讲叠层对PDN的影响。
好了，这一章的基础概念就到这里。记住三个关键词：目标阻抗、纹波、噪声。后面我们会一步步展开，看看叠层设计怎么影响它们。