📚 课程目录第3章高速背板链路组成

3. 高速背板链路组成

高速背板链路并不是一根理想导线，而是由多种物理结构串联而成的“非理想通道”。当速率进入 25Gbps、56Gbps 甚至 112Gbps PAM4 时代，链路中的每一个连接器、过孔、线缆、AC 耦合电容以及 Retimer 都会对信号完整性产生不可忽略的影响。理解这些组成部分及其在链路中的位置，是后续进行 Retimer 布点、均衡配置和端到端调试的基础。

核心认知：高速背板链路是一条“损耗累积链”。总插入损耗、回波损耗、串扰和阻抗不连续，是各段结构贡献的叠加结果。Retimer 的位置决定了它能看到多少损耗、需要补偿多少损耗，以及它能否把信号“重新整形”后再交给下一段。

一、链路典型组成与信号流向

以典型的“芯片 A → 背板 → 芯片 B”架构为例，一条高速通道通常包含以下环节：发送端 SerDes → 封装走线 → BGA 过孔 → PCB 表层/内层走线 → AC 耦合电容 → 连接器 → 背板走线 → 连接器 → 子卡走线 → 接收端 BGA 过孔 → 封装走线 → 接收端 SerDes。若链路较长或损耗较大，还会在中间插入 Retimer 或 Redriver。

这些结构在链路中的位置关系可以用下面的信号链示意图表示。图中从发送芯片到接收芯片，依次经过封装、过孔、PCB 走线、AC 耦合电容、连接器、背板走线、线缆（可选）以及 Retimer 等关键节点。

二、各组成部分的损耗与不连续性特征

不同结构对信号的影响机理不同，调试时需要分别对待。下表总结了各组成部分的主要影响、典型参数和调试关注点。

组成部分	主要影响	典型参数/现象	调试关注点	Retimer 位置关系
连接器	阻抗不连续、回波损耗、串扰	差分阻抗 85~100Ω，引脚间串扰 -30~-40dB	连接器选型、引脚排列、地针分布	Retimer 前后均可能经过连接器
过孔	寄生电容/电感、阻抗突变、谐振	过孔 stub 引起谐振，25GHz 以上明显	背钻深度、过孔反焊盘尺寸、stub 长度	Retimer 输入/输出均需经过 BGA 过孔
PCB走线	导体损耗、介质损耗、趋肤效应	FR4 约 0.5~1dB/inch@14GHz，Megtron6 更低	线宽、铜厚、板材 Df、走线长度	Retimer 补偿其前后走线损耗
线缆	损耗、阻抗一致性、屏蔽效果	双轴电缆约 0.3~0.8dB/m@25GHz	线缆长度、弯曲半径、屏蔽层接地	线缆通常位于 Retimer 与连接器之间
AC耦合电容	阻抗不连续、低频衰减、谐振	0201/0402 封装，0.1μF，寄生电感约 0.3nH	电容位置、焊盘设计、反焊盘优化	通常靠近发送端或 Retimer 输出端
Retimer	信号重整、时钟恢复、均衡补偿	CTLE/DFE 增益、EQ 档位、输出幅度	布点位置、均衡配置、功耗与散热	链路中间或接收端，分割损耗预算

三、Retimer 在链路中的位置选择

Retimer 的布点位置直接决定了链路损耗预算的分配方式。常见的位置有三种：

发送端附近：Retimer 靠近发送芯片，输出经过连接器、背板、线缆等长链路。优点是发送信号质量好，缺点是 Retimer 无法补偿自身到接收端之间的全部损耗，对接收端均衡能力要求高。
接收端附近：Retimer 靠近接收芯片，输入来自长链路。优点是 Retimer 可以“看清”整条链路的损耗并进行补偿，缺点是输入信号已经严重衰减，对 Retimer 的 CTLE 和 DFE 能力要求高。
链路中间：将长链路分割为两段，每段损耗可控。这是高速背板中最常见的方案，例如在背板中间或子卡入口处放置 Retimer，使每段损耗不超过 15~20dB。

布点原则：让 Retimer 前后的损耗尽量均衡，避免某一段损耗过大导致 Retimer 输入灵敏度不足，或输出段损耗过大导致接收端无法恢复。通常建议单段损耗控制在 10~15dB 以内，具体取决于 Retimer 的均衡能力和接收端 SerDes 的规格。

四、案例：56Gbps PAM4 背板链路损耗预算

假设一条 56Gbps PAM4 背板链路，从发送芯片到接收芯片总损耗预算为 30dB。各段损耗估算如下：

发送封装走线：       1.5 dB
BGA过孔（含stub）：   2.0 dB
子卡PCB走线 5inch：   5.0 dB
AC耦合电容：         0.5 dB
连接器（一对）：      2.5 dB
背板走线 10inch：     8.0 dB
连接器（一对）：      2.5 dB
线缆 1m：            3.0 dB
接收过孔：           2.0 dB
接收封装走线：       1.5 dB
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合计：              28.5 dB

若加入 Retimer（位于背板中间）：
前段损耗：1.5+2.0+5.0+0.5+2.5+4.0 = 15.5 dB
后段损耗：4.0+2.5+3.0+2.0+1.5 = 13.0 dB
Retimer 增益：约 15 dB

从上述预算可以看出，背板走线和连接器是损耗的主要贡献者。Retimer 放在背板中间后，前后段损耗分别为 15.5dB 和 13.0dB，均在 Retimer 和接收端 SerDes 的可补偿范围内。如果去掉 Retimer，总损耗 28.5dB 对大多数 56Gbps SerDes 来说已经接近或超过其接收灵敏度极限，误码率会显著上升。

五、常见误区与复盘

误区一：只关注 PCB 走线损耗，忽略过孔和连接器。实际上在 25GHz 以上，过孔 stub 和连接器引脚的电感效应可能比走线损耗更致命。

误区二：AC 耦合电容随意摆放。电容焊盘和反焊盘会引入阻抗不连续，若未做优化，可能在 20GHz 以上产生明显谐振，导致回波损耗恶化。

误区三：Retimer 布点只看总损耗，不看分段损耗。如果 Retimer 输入段损耗过大，即使总损耗满足预算，Retimer 也可能无法正常锁定信号。

复盘建议：在链路设计初期，建立分段损耗预算表，明确每一段的损耗目标；在 PCB 设计阶段，对过孔进行背钻优化，对 AC 耦合电容进行焊盘补偿；在调试阶段，使用 VNA 测量各段 S 参数，定位损耗和回波损耗的异常点，再结合 Retimer 的均衡配置进行端到端优化。

理解链路各组成部分及其与 Retimer 的位置关系，是后续进行 Retimer 选型、均衡参数配置和端到端链路调试的前提。只有把每一段“非理想结构”的影响量化清楚，才能在调试中快速定位问题，而不是盲目调整均衡档位。