3. 时钟系统概述
在高速接口设计中，时钟不是一根简单的“方波走线”，而是一套从源头到负载、从频域到相位域都被精心约束的系统。无论是 PCIe、USB、DDR、SerDes 还是以太网，数据能否被正确采样，最终都取决于时钟系统能否在正确的时间、正确的位置、以足够低的抖动提供边沿。理解时钟系统，需要把它拆成五个相互衔接的层次：时钟源、时钟树、锁相环、延迟锁定环与时钟分配网络。
一、时钟源：系统的频率基准
时钟源是整个时钟系统的起点，常见形式包括晶体振荡器（XO）、压控晶体振荡器（VCXO）、温补晶振（TCXO）、恒温晶振（OCXO）以及硅基振荡器。它们的关键差异不在“有没有输出”，而在于频率稳定度、相位噪声、老化率和成本。对于高速 SerDes，参考时钟的相位噪声会通过锁相环传递到高速时钟上，因此参考源的近端相噪往往比绝对频率精度更值得关注。
时钟源选型时，需要同时看几个参数：标称频率、频率容差（ppm）、相位抖动（如 12 kHz～20 MHz 积分区间）、输出电平格式（LVCMOS、LVDS、LVPECL、HCSL）以及供电与封装。一个常见误区是只关注 ppm，却忽略相位噪声；ppm 描述的是长期频率偏差，而相位噪声和抖动才直接决定高速链路的采样眼图质量。
二、时钟树：从单点到多负载的拓扑
时钟树描述的是时钟信号从源到各个负载的分配路径。它可能是一级缓冲、多级扇出，也可能是带零延迟缓冲器的树形结构。时钟树设计的核心矛盾是：扇出能力与偏斜控制。每增加一级缓冲，驱动能力增强，但会引入附加抖动、传播延迟和电源噪声敏感度。
在板级设计中，时钟树通常以“源—缓冲—负载”的形式展开。对于多路同源时钟，常用时钟缓冲器或时钟发生器实现等长、等延迟分配。若各负载对相位关系有严格要求，例如 DDR 的 CK 与 DQS、或 JESD204B 的 SYSREF 与器件时钟，就必须把偏斜预算纳入时钟树规划，而不是等到 PCB 布线阶段再补救。
三、锁相环：频率合成与抖动过滤
锁相环（PLL）是时钟系统中最重要的频率与相位控制模块。它由鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）和分频器组成。PLL 的基本原理是：将参考时钟与反馈时钟的相位差转换为控制电压，调节 VCO 频率，使输出频率锁定为参考频率的 N/M 倍。
PLL 的环路带宽决定了它的双重角色：对参考时钟的近端相噪，环路带宽内会被抑制；对 VCO 的远端相噪，环路带宽外会被抑制。因此，环路带宽的选择本质上是“参考噪声”与“VCO 噪声”之间的权衡。带宽过窄，锁定慢、对参考抖动抑制不足；带宽过宽，参考噪声和电源噪声更容易进入输出。
典型 PLL 参数关系：
Fout = Fref × (N / M)
环路带宽 BW ∝ (Icp × Kvco) / (N × C1)
相位裕度 PM 通常目标 45°～60°
锁定时间 t_lock ≈ 数倍 1 / BW在高速接口中，PLL 还承担扩频时钟（SSC）跟踪、展频调制和时钟清洗等任务。若系统要求 SSC，PLL 的环路带宽必须足够宽以跟踪调制轮廓，否则会出现跟踪误差，导致接收端采样相位漂移。
四、延迟锁定环：只调相位，不调频率
延迟锁定环（DLL）与 PLL 结构相似，但目标不同。DLL 不改变频率，而是通过可调延迟线使输出时钟与输入时钟保持固定的相位关系。它常用于 DDR 的占空比校正、DQS 与 DQ 的相位对齐、以及高速接口中的延迟补偿。
DLL 的优势是没有 VCO 的累积相位噪声，短期抖动较低；缺点是延迟范围有限，且对工艺、电压、温度（PVT）变化敏感。因此，DLL 通常与校准电路配合使用，在启动或周期性训练中调整延迟码，使相位关系保持在目标窗口内。
五、时钟分配网络：把相位送到正确的位置
时钟分配网络负责把时钟从 PLL/DLL 输出送到各个负载，包括片上时钟树、板级时钟缓冲、连接器和电缆。它的关键指标是偏斜（skew）、抖动（jitter）、占空比失真和电源噪声抑制。分配网络中的每一段走线、每一个过孔、每一个连接器都会引入阻抗不连续和延迟变化。
在片上，时钟分配常采用 H 树、网格或混合结构，以平衡偏斜与功耗。在板级，则常用点对点、菊花链或星形分配。对于多器件同步系统，还需考虑时钟与 SYSREF 的建立保持关系，确保各器件在同一时钟周期内完成采样或触发。
六、案例：DDR 与 SerDes 中的时钟系统差异
以 DDR4 为例，时钟系统需要同时处理 CK、DQS 和 DQ 的相位关系。CK 由控制器输出，DQS 与 DQ 在读写时进行相位训练。DLL 常用于 DQS 的 90° 相移和占空比校正，而 PLL 则用于产生控制器和 PHY 所需的高频时钟。此时，时钟分配网络的偏斜会直接压缩 DQS 与 DQ 的采样窗口。
在 SerDes 中，参考时钟通常先经过 PLL 产生高速串行时钟，再通过分频得到并行时钟。SerDes 对参考时钟的抖动要求更严，因为参考抖动会按比例传递到发送端。若参考时钟的近端相噪较差，即使 PLL 环路带宽很窄，也难以完全抑制，最终表现为发送眼图闭合。
| 模块 | 主要作用 | 关键参数 | 常见误区 |
|---|---|---|---|
| 时钟源 | 提供频率基准 | ppm、相位噪声、输出格式 | 只看 ppm，忽略相噪 |
| 时钟树 | 扇出与分配 | 偏斜、附加抖动、驱动能力 | 级数越多越好 |
| PLL | 频率合成与抖动过滤 | 环路带宽、相位裕度、VCO 噪声 | 带宽越宽越好 |
| DLL | 相位对齐与占空比校正 | 延迟范围、PVT 稳定性 | 把 DLL 当 PLL 用 |
| 分配网络 | 把时钟送到负载 | 偏斜、抖动、电源噪声 | 忽略连接器与过孔影响 |
七、方法流程：时钟系统设计的基本步骤
- 确定接口速率与抖动预算：根据协议规范计算总抖动容限，并分解到参考时钟、PLL、分配网络和接收端。
- 选择时钟源：根据频率、相噪、输出格式和成本选择 XO、VCXO 或集成时钟发生器。
- 规划时钟树：确定缓冲级数、扇出数量和偏斜目标，必要时使用零延迟缓冲器。
- 配置 PLL/DLL：根据参考相噪和 VCO 噪声选择环路带宽，确保相位裕度和锁定时间满足要求。
- 约束分配网络：控制走线长度、阻抗、过孔和连接器，保证偏斜和电源噪声在预算内。
- 验证与复盘：通过相位噪声分析仪、示波器和误码仪测量实际抖动，并与预算对比。
总结来看，时钟系统是一个从源到负载的相位与频率传递链。时钟源提供基准，时钟树完成分配，PLL 负责频率合成与抖动过滤，DLL 负责相位微调，分配网络则把这一切送到每个采样点。只有把五个层次放在同一张预算表中统一规划，才能在高速接口中留出足够的采样余量。