2. 信号完整性基础

在低速电路中,我们习惯把导线当作“理想短路”,认为电压瞬间到达负载。但当信号边沿速率进入亚纳秒级、时钟频率达到数百兆赫兹甚至数吉赫兹时,PCB 走线、过孔、连接器和线缆都不再是简单的连接,而是具有分布参数的传输线。信号完整性(Signal Integrity, SI)研究的核心,就是让高速数字信号在传输路径上保持可识别的波形质量,使接收端能在正确的时刻、以足够的裕量判定 0 和 1。

一、传输线理论:从“导线”到“分布网络”

传输线由单位长度的电感 L 和电容 C 构成,信号以电磁波形式沿线传播,其传播速度与单位长度参数相关。对常见的 FR-4 微带线,信号传播速度约为光速的 50%~60%,即约 15 cm/ns。这意味着 10 cm 的走线会带来约 0.67 ns 的传播延迟,已经与高速信号的上升时间处于同一量级。

判断一条走线是否需要按传输线处理,关键看上升时间与传播延迟的关系。工程上常用经验准则:当走线延迟大于信号上升时间的 1/6 时,就必须考虑传输线效应。此时走线的特性阻抗 Z₀ 成为核心参数,它由 L 和 C 决定,与线长无关,只取决于线宽、介质厚度、介电常数和参考平面距离。

关键结论:传输线不是“导线变长了”,而是“导线变成了具有阻抗、延迟和反射特性的分布网络”。特性阻抗 Z₀ 是高速互连的第一参数。

二、反射:阻抗不连续处的能量回弹

当信号沿传输线传播遇到阻抗突变时,一部分能量继续向前,另一部分被反射回来。反射系数 Γ 由负载阻抗 Z_L 与特性阻抗 Z₀ 决定:

Γ = (Z_L − Z₀) / (Z_L + Z₀)

Z_L = Z₀   → Γ = 0    完全匹配,无反射
Z_L > Z₀   → Γ > 0    正反射,波形上冲
Z_L < Z₀   → Γ < 0    负反射,波形下冲
Z_L = ∞    → Γ = +1   开路,全反射
Z_L = 0    → Γ = −1   短路,全反射反相

反射在波形上表现为过冲、下冲、振铃和台阶。过冲可能超过接收器绝对最大额定值,造成长期可靠性问题;振铃会压缩眼图裕量,导致误码。常见的阻抗不连续来源包括:线宽突变、参考平面开槽、过孔残桩、连接器引脚、未端接的支线(stub)以及层间切换。

三、串扰:相邻走线之间的电磁耦合

串扰是攻击线(Aggressor)上的信号通过容性耦合和感性耦合,在受害线(Victim)上感应出噪声。容性耦合产生前向串扰,感性耦合产生后向串扰。在大多数 PCB 结构中,后向串扰是主要威胁,它会在受害线的近端产生与攻击信号边沿同极性的噪声脉冲。

串扰大小与以下因素强相关:

  • 线间距:间距越小,耦合越强,串扰近似与间距平方成反比。
  • 平行长度:耦合长度越长,串扰越大,但存在饱和长度。
  • 参考平面完整性:返回电流路径被破坏会显著加剧串扰。
  • 信号边沿速率:边沿越快,高频分量越丰富,串扰越严重。
  • 介质厚度:走线离参考平面越远,串扰越大。

控制串扰的基本手段是“3W 原则”:线间距不小于 3 倍线宽;对敏感信号采用地线屏蔽或差分对;避免长距离平行走线,必要时增加隔离带或改变层间走向。

四、阻抗匹配:让能量顺利抵达

阻抗匹配的目标是消除反射,使信号能量尽可能被负载吸收。常见端接方式包括:

端接方式 连接位置 优点 缺点 典型应用
串联端接 源端 功耗低,无直流负载 只适合点对点,负载端有台阶 单负载 CMOS 时钟
并联端接 负载端 结构简单,吸收反射好 静态功耗大 总线、多负载
戴维南端接 负载端 功耗较并联低,可提供偏置 电阻取值需折中 TTL/CMOS 总线
AC 端接 负载端 无直流功耗 电容影响边沿,需选值 高速时钟、DDR
差分端接 差分对之间 抑制共模,匹配差分阻抗 需控制差分阻抗 USB、PCIe、HDMI

匹配不是“加一个电阻”那么简单,必须结合驱动能力、负载数量、拓扑结构和功耗预算综合选择。例如 DDR 内存的地址/命令总线常采用 Fly-by 拓扑加片内端接(ODT),而高速串行链路则依赖接收端均衡和差分端接。

五、高速数字信号的基本特性与工程场景

高速数字信号与低速信号的本质区别在于:边沿速率决定了信号频谱宽度,而频谱宽度决定了它与互连结构的相互作用方式。一个 100 MHz 的时钟,如果上升时间为 100 ps,其有效带宽可达 3.5 GHz,远高于时钟频率本身。因此,不能只看频率,必须看边沿。

在实际项目中,常见的信号完整性问题往往不是单一因素,而是反射、串扰、损耗和阻抗不连续共同作用的结果。例如某高速接口眼图闭合,排查后发现:连接器引脚处阻抗偏低产生反射,相邻信号线平行过长引入串扰,同时参考平面被分割导致返回路径断裂。解决时先定位主要矛盾,再逐项优化。

实用排查顺序:先看阻抗是否连续,再看返回路径是否完整,然后评估串扰和损耗,最后检查端接和驱动配置。每一步都用 TDR、VNA 或眼图测量验证,避免凭感觉改板。
常见误区:认为“低频信号不需要考虑传输线”。实际上,只要边沿足够快,即使 1 MHz 的方波也可能在长走线上产生振铃。判断标准是上升时间与传播延迟的比值,而不是时钟频率。
高速互连中的信号完整性问题链 驱动器 上升时间 tr 传输线 Z₀,传播延迟 t_d 线宽 / 介质厚度 / 参考平面 / 过孔 / 连接器 接收器 Z_L 与判决门限 反射 Γ = (Z_L − Z₀)/(Z_L + Z₀) 相邻走线(攻击线 / 受害线) 容性耦合 + 感性耦合 → 前向 / 后向串扰 电磁耦合 阻抗匹配与端接 串联 / 并联 / 戴维南 / AC / 差分端接 波形质量:过冲 / 振铃 / 眼图闭合 / 误码 边沿速率决定频谱 tr 越短,高频越丰富 阻抗不连续 是反射根源

理解传输线、反射、串扰和阻抗匹配,是后续学习时钟抖动、眼图、均衡和链路预算的基础。高速设计不是“把线连上”,而是让电磁能量在受控的路径中高效、干净地完成一次传输。