1. 课程导入

HDMI 从 1.4 时代的 TMDS（Transition Minimized Differential Signaling）一路走到 HDMI 2.1 的 FRL（Fixed Rate Link），本质上是一次从“固定三通道低速串行”向“多通道高速分组传输”的架构跃迁。TMDS 时代，每条数据通道最高 6 Gbps，三通道加时钟通道构成 18 Gbps 的带宽天花板；而 FRL 用 3 或 4 条 lane，以 3/6/8/10/12 Gbps 的固定速率组合，把总带宽推到 48 Gbps，从而支撑 4K120、8K60、动态 HDR、eARC 与 VRR 等特性。对信号完整性工程师而言，这意味着验证对象从“眼图是否张开”升级为“FRL 链路在均衡、训练、抖动与误码约束下能否稳定收敛”。

一、FRL 技术演进：从 TMDS 到固定速率链路

FRL 的核心变化可以概括为三点：第一，时钟嵌入数据，不再单独传输 TMDS Clock，接收端通过 CDR（Clock Data Recovery）恢复时序；第二，链路速率不再由像素时钟决定，而是由 FRL Rate 决定，源端与宿端通过 Link Training 协商可用 lane 数与每 lane 速率；第三，链路层引入 FEC（Reed-Solomon）与交织，使误码在可纠正范围内被吸收，但同时也让“误码”从直观的 BER 变成 FEC 纠错前后的双层指标。理解这三层变化，是后续抖动、均衡与误码验证的起点。

二、学习目标：从“看懂波形”到“闭环验证”

本课程的目标不是让学员记住某个眼图模板的数值，而是建立一套可复用的 FRL 信号完整性验证方法论。具体包括：

• 理解 FRL 物理层与链路层的关键机制，包括 CDR、均衡、Link Training、FEC 与交织；
• 掌握 FRL 抖动分解方法，区分随机抖动 RJ、确定性抖动 DJ、占空比失真 DCD 与码间干扰 ISI；
• 能够根据 FRL Rate 与 lane 数，计算链路预算并判断均衡需求；
• 会使用示波器、误码仪、协议分析仪搭建 FRL 测试环境，并正确设置测试点与夹具；
• 能读懂 FEC 纠错前后误码日志，定位是物理层劣化还是链路层协商失败；
• 形成“测试—定位—整改—回归”的闭环验证习惯。

三、课程整体框架：四个层次、一条主线

课程共 30 章，按“基础—机制—测量—排障”四个层次展开，主线始终围绕“信号完整性—抖动—误码”三者的因果关系。下表给出整体框架与各层次的关键问题。

四、验证流程概览：从链路预算到误码闭环

一个完整的 FRL 验证流程通常包含六个阶段：需求定义、链路预算、测试环境搭建、物理层测量、链路层与协议验证、误码闭环。每个阶段都有明确的输入与输出，避免“测了但不知道测什么”。

1. 需求定义：确定目标分辨率、刷新率、色深与线缆长度，反推所需 FRL Rate 与 lane 数。
2. 链路预算：计算插入损耗、回波损耗、串扰与均衡余量，判断是否需要重驱动器或主动线缆。
3. 环境搭建：选择测试点（TP1/TP2/TP3）、夹具、探头与参考接收机，校准去嵌入。
4. 物理层测量：眼图、抖动、上升时间、差分阻抗、共模噪声与 CDR 容限。
5. 链路层验证：Link Training 收敛时间、FRL Rate 切换、FEC 统计与交织深度。
6. 误码闭环：记录纠错前 BER 与纠错后误码，定位劣化环节，整改后回归。

# 典型 FRL 验证记录字段（示例）
FRL_RATE=10Gbps
LANES=4
CABLE_LEN=2m
TP=TP2
PRE_FEC_BER=3.2e-6
POST_FEC_ERRORS=0
CDR_LOCK_TIME=18ms
LINK_TRAINING_PASS=YES

五、常见误区与复盘起点

初学者最容易陷入三个误区：第一，把 TMDS 时代的眼图模板直接套用到 FRL，忽略 FEC 对误码的容忍度；第二，只看纠错后误码为 0，却不记录纠错前 BER，导致无法评估链路余量；第三，忽略 Link Training 日志，把协商失败误判为物理层劣化。正确的做法是：先看训练是否收敛，再看纠错前 BER 是否在预算内，最后看纠错后误码是否满足系统要求。