4. JESD204C 协议分层

JESD204C 并不是一条“把 ADC 采样值直接推给 FPGA”的简单串行线，而是一套严格分层的协议栈。理解分层的意义在于：当链路出现误码、对齐失败或吞吐不达标时，你能迅速判断问题落在哪一层，而不是盲目地调均衡或改时钟。JESD204C 在逻辑上可划分为应用层、传输层、数据链路层和物理层，每一层都有明确的输入输出边界与职责。

一、四层功能划分与核心原理

应用层是用户数据的来源与归宿。对 ADC/DAC 而言，它负责产生或接收采样样本、通道数据、控制位；对 FPGA 侧而言，它对应 JESD204C IP 核的用户接口（如 AXI4-Stream）。应用层不关心 8b/10b 或 64b/66b 编码，只关心“我要传多少样本、多少位宽、多少通道”。

传输层解决“样本如何映射到帧”的问题。它把多通道、多位宽的样本按配置参数（L、M、F、S、N、N'、CS）打包成传输层帧，并插入控制位与尾比特。传输层的核心是映射规则：一个转换器样本如何切分到多个 lane，多个转换器如何交织到同一帧。传输层输出的是未加扰、未编码的“帧数据流”。

数据链路层负责把帧数据变成可靠的串行链路数据。它完成加扰、64b/66b 编码（JESD204C 主要使用 64b/66b，兼容 8b/10b 模式）、同步头插入、多 lane 对齐、链路建立与错误监测。JESD204C 的链路层还引入了更高效的同步机制和更强的错误检测能力，例如同步头、CRC 校验和重传相关机制。链路层输出的是已经编码、可对齐的 lane 数据流。

物理层是电气与时钟域的实现。它包含 SerDes、发送/接收均衡、时钟恢复（CDR）、差分驱动与接收、参考时钟与链路时钟生成。物理层只负责“比特能否可靠地传过去”，不关心帧结构。JESD204C 的高线速率对物理层信号完整性、参考时钟抖动和均衡设置极为敏感。

二、数据流路径：从样本到比特的完整旅程

以发送方向为例，数据流路径如下：应用层产生采样样本，按通道送入传输层；传输层根据 L、M、F、S 等参数把样本映射为帧，并加入控制位；数据链路层对帧进行加扰和 64b/66b 编码，插入同步头，再按 lane 分发；物理层把每条 lane 的编码数据串行化，经均衡和驱动后发送到差分对。接收方向则完全相反：物理层恢复比特流，链路层完成对齐、解码与解扰，传输层解帧还原样本，应用层接收数据。

这条路径中，每一层都有明确的“交付物”。如果链路层对齐失败，问题通常不在应用层；如果样本顺序错乱，则更可能是传输层映射参数配置错误。分层思维能显著缩短调试路径。

三、典型场景：4 通道 ADC 的链路配置

假设一颗 4 通道 ADC，每通道 16 位、采样率 1 GSPS，使用 JESD204C 的 64b/66b 模式，配置为 L=4、M=4、F=2、S=1、N=16、N'=16。传输层把每个通道的样本映射到对应 lane 的帧中；链路层对 4 条 lane 分别编码并插入同步头；物理层以 4 条差分对发送。FPGA 侧 IP 核按相同参数解帧，用户接口按通道输出样本。

JESD204C 关键参数示例：
L  = 4      // lane 数量
M  = 4      // 转换器数量
F  = 2      // 每帧每 lane 的八位字节数
S  = 1      // 每帧每转换器的样本数
N  = 16     // 转换器分辨率
N' = 16     // 传输层样本位宽
CS = 0      // 控制位
CF = 0      // 每帧控制字

四、常见误区与复盘要点

掌握四层划分后，你在阅读 JESD204C IP 核手册时就能把每个配置项归入对应层次：L、M、F、S 属于传输层与链路层的交界参数；加扰、同步头、CRC 属于链路层；预加重、均衡、参考时钟属于物理层。这种归类能力，是后续进行链路调试和性能优化的基础。