2、SerDes基础概念：什么是SerDes、基本架构（PCS、PMA、PMD）、串行与并行转换原理

SerDes是Serializer/Deserializer（串行器/解串器）的缩写，是高速有线通信系统中不可或缺的物理层核心器件。在112G、224G乃至448G SerDes技术演进的语境下，理解SerDes的基础概念、分层架构与转换原理，是掌握后续所有高级技术（如PAM4调制、均衡算法、前向纠错FEC）的基石。本节将从工程实践视角出发，系统拆解SerDes的定义、IEEE 802.3标准定义下的PCS/PMA/PMD三层架构，以及串并行转换的底层机制，并结合实际案例帮助学员建立完整的认知框架。

2.1 核心原理：从并行到串行的本质转变

SerDes的核心思想是将宽位宽的并行数据转换为高速串行比特流进行传输，在接收端再恢复为并行数据。这种转换的根本动机在于解决并行传输的三大瓶颈：时钟偏斜（Clock Skew）、信号完整性问题和引脚数量限制。以传统的并行总线为例，当数据位宽达到64位甚至128位时，每根数据线都需要独立的PCB走线，且必须保证所有信号线长度匹配以避免时序偏差。随着速率提升到Gbps级别，这种并行架构几乎无法实现——PCB板材损耗、串扰、时钟同步等问题会急剧恶化。

SerDes通过将并行数据在发送端串行化，将多根并行信号线合并为一对差分信号线（或光通道），从根本上消除了线间串扰和时钟偏斜问题。例如，一个64位并行总线在1Gbps速率下需要64根数据线加时钟线，而采用SerDes后，只需一对差分线即可承载64Gbps的速率（如PCIe Gen5 x1通道）。这种转换带来的额外收益是：功耗降低（减少驱动器和接收器数量）、PCB面积节省（减少走线层数）以及系统可靠性提升（减少连接器引脚数）。

在224G SerDes时代，串行化技术进一步演进。传统的NRZ（Non-Return-to-Zero）编码在单比特周期内只传输1比特信息，而PAM4（4-Level Pulse Amplitude Modulation）通过四个电平等级在相同波特率下传输2比特信息。这意味着224G SerDes的波特率实际为112GBaud，但每个符号携带2比特数据。这种转换原理的演进是后续章节讨论的重点，但基础仍然是串行化与并行化的核心机制。

2.2 基本架构：PCS、PMA、PMD三层职责划分

IEEE 802.3标准将SerDes物理层划分为三个子层：PCS（Physical Coding Sublayer，物理编码子层）、PMA（Physical Medium Attachment，物理介质接入）和PMD（Physical Medium Dependent，物理介质相关）。这种分层设计使得不同速率、不同介质的SerDes可以复用相同的上层协议，同时允许各层独立优化。

子层	核心功能	关键实现技术	典型参数/指标
PCS	数据编码/解码、加扰/解扰、块同步、FEC	64b/66b编码、RS-FEC（Reed-Solomon）、对齐标记插入	编码开销约3.125%（64b/66b）；FEC净编码增益5-7dB
PMA	串行化/解串、时钟恢复（CDR）、均衡、PAM4映射	Serializer/Deserializer、CDR环路、FFE/CTLE/DFE均衡器	串行速率112GBaud（224G PAM4）；CDR抖动容限<0.1UI
PMD	物理信号驱动与接收、介质接口	TX驱动器（电压模式/电流模式）、RX前端（TIA）、光模块接口	差分输出电压摆幅0.4-1.2Vppd；接收灵敏度-8dBm（光）

PCS层位于MAC层与PMA层之间，负责将MAC层传来的数据流进行编码和加扰。以100G以太网为例，PCS采用64b/66b编码，将64位数据块编码为66位码块（包含2位同步头），并插入对齐标记（Alignment Marker）用于多通道绑定时的通道对齐。在224G SerDes中，PCS还承担RS-FEC（如RS(544,514)）的编解码任务，以应对高损耗信道下的误码率要求。

PMA层是SerDes的核心模拟电路所在。发送方向的PMA包含：Serializer（将并行数据转换为串行比特流）、发送均衡器（FFE，Feed-Forward Equalizer，用于预加重/去加重）、驱动器（驱动差分信号到传输线）。接收方向的PMA包含：接收前端（提供输入阻抗匹配和增益）、CTLE（Continuous Time Linear Equalizer，连续时间线性均衡器）、DFE（Decision Feedback Equalizer，判决反馈均衡器）、CDR（Clock and Data Recovery，时钟数据恢复）以及Deserializer（将串行数据恢复为并行数据）。

PMD层定义了物理介质相关的接口特性。对于铜缆应用，PMD规定了差分信号的电压摆幅、上升时间、回波损耗等电气参数；对于光模块应用，PMD定义了光功率、消光比、波长等光学参数。在224G时代，PMD层还包含了PAM4光模块的驱动和接收电路，以及针对多模/单模光纤的色散补偿机制。

2.3 串行与并行转换原理：从比特到符号的工程实现

串行化的核心是Serializer电路，其基本结构是一个移位寄存器配合高速时钟。以64位并行转串行为例，发送端PMA首先将64位并行数据锁存到并行寄存器中，然后通过一个64:1的多路选择器（MUX）在高速时钟的控制下逐位输出。这个高速时钟的频率是并行时钟的64倍。例如，若并行时钟为1.75GHz（对应112Gbps PAM4的56GBaud），则串行时钟为112GHz——这在实际电路中无法直接实现，因此通常采用树形MUX结构：先进行4:1或8:1的初步串行化，再进行最终的2:1或4:1高速串行化。

解串（Deserializer）是串行化的逆过程，但面临更严峻的挑战：接收端必须从数据流中恢复时钟。CDR电路通过锁相环（PLL）或延迟锁定环（DLL）从接收到的数据边沿提取时钟信号，并利用该时钟对数据进行采样。在224G PAM4系统中，CDR需要同时恢复符号时钟（112GBaud）和比特时钟（224Gbps），且必须处理PAM4信号的多电平判决问题。实际工程中，CDR通常采用过采样架构（如4倍过采样）或波特率采样架构（如Mueller-Muller算法），后者在高速率下更省功耗。

PAM4映射是224G SerDes的关键转换步骤。在PMA内部，每2个比特被映射为1个PAM4符号：00→-1V、01→-0.33V、11→+0.33V、10→+1V（Gray编码）。这种映射将比特流转换为符号流，符号速率是比特速率的一半。接收端则通过三个判决阈值（-0.66V、0V、+0.66V）将PAM4符号恢复为比特流。值得注意的是，PAM4信号的信噪比（SNR）比NRZ低约9.5dB，因此需要更强的均衡和FEC来补偿。

2.4 案例拆解：一款224G SerDes的PCS/PMA/PMD协同设计

假设某数据中心交换机需要实现单端口224Gbps的以太网连接，采用PAM4调制和OSFP光模块。系统设计面临以下约束：PCB走线长度约15cm（插入损耗在28GHz处约-12dB）、光模块的DSP功耗预算为8W、系统误码率要求低于1E-15（含FEC纠错后）。

初始现象与目标：初始方案采用NRZ调制，需要224GBaud的波特率，但PCB板材（Megtron 6）在56GHz处的损耗超过-25dB，且CDR无法在如此高的频率下稳定工作。目标改为PAM4调制，将波特率降至112GBaud，但需要解决PAM4信号SNR不足的问题。

关键输入数据与参数：信道插入损耗S21在28GHz处为-12dB，回波损耗S11在DC-50GHz范围内优于-10dB，串扰（FEXT/NEXT）在28GHz处为-25dB。PAM4信号在112GBaud下的奈奎斯特频率为28GHz，因此信道衰减尚可接受。

分析判断过程：首先，PCS层采用RS(544,514) FEC，该编码可纠正最多15个符号错误，净编码增益约5.5dB。其次，PMA层需要配置5抽头FFE（发送端）和3抽头CTLE+5抽头DFE（接收端）以补偿信道损耗。最后，PMD层选择OSFP光模块，其内置DSP可进一步进行色散补偿。

实际操作步骤：

1. 在PCS层启用RS-FEC，设置FEC码字大小为544字节，其中514字节为数据，30字节为校验。
2. 配置PMA发送端FFE：预抽头系数设为-0.15，主抽头为0.75，后抽头为-0.1，以补偿信道的高频衰减。
3. 配置PMA接收端CTLE：峰值增益在28GHz处设为6dB，以提升高频分量。
4. 配置DFE：5个抽头系数通过自适应算法（LMS）在训练序列阶段自动收敛。
5. 在PMD层设置光模块的调制电流为40mA，消光比为4.5dB，以平衡光功率和线性度。

结果对比：优化前，PAM4信号的眼图张开度仅为15%（三个眼图平均），BER为1E-6（FEC前）。优化后，眼图张开度提升至32%，BER降至1E-9（FEC前），经RS-FEC纠错后BER达到1E-18，满足系统要求。功耗方面，PMA均衡器功耗为3.2W，光模块DSP功耗为4.5W，总功耗7.7W，在预算内。

风险与代价：DFE自适应收敛时间约需100ms，在链路快速切换场景下可能成为瓶颈。此外，FFE预抽头系数过大会导致信号摆幅降低，需在均衡效果和信号幅度间权衡。

复盘经验：224G SerDes的调优必须从PCS到PMD全链路协同考虑。FEC的纠错能力可以放宽对PMA均衡的要求，但会增加延迟（约100ns）；反之，更强的均衡可以减少FEC开销，但会增加功耗和复杂度。实际设计中应通过链路预算仿真（如使用Channel Operating Margin, COM）找到最优平衡点。

2.5 常见误区与总结复盘

误区一：将SerDes速率等同于波特率。在PAM4调制下，224G SerDes的波特率是112GBaud，而非224GBaud。误将波特率当作比特率会导致对信道带宽要求的错误估计。例如，224G PAM4的奈奎斯特频率为28GHz，而224G NRZ的奈奎斯特频率为112GHz——两者对PCB材料的要求截然不同。

误区二：忽视PCS层的编码开销。64b/66b编码会引入约3%的开销，RS-FEC会引入约5.5%的开销。因此，224G SerDes的实际有效数据速率约为224Gbps × (64/66) × (514/544) ≈ 205Gbps。在系统设计时，必须预留足够的带宽余量。

误区三：认为CDR可以容忍任意大的抖动。CDR的抖动容限是有限的，通常要求输入抖动小于0.3UI（单位间隔）。在224G速率下，1UI约为8.9ps（112GBaud），因此CDR的抖动容限约为2.7ps。PCB走线的不连续、电源噪声、串扰都会引入抖动，必须通过合理的PCB设计和电源滤波来控制。

误区四：忽略PMD层的介质差异。铜缆和光模块的PMD设计完全不同。铜缆PMD需要处理回波损耗和串扰，而光模块PMD需要处理色散和光功率预算。在224G时代，光模块通常内置DSP进行色散补偿，但这也增加了延迟和功耗。

总结：SerDes的三层架构（PCS/PMA/PMD）是理解高速互连的基石。PCS负责数据编码和纠错，PMA负责串行化和信号调理，PMD负责物理介质适配。串行与并行转换的核心在于Serializer/Deserializer电路和CDR时钟恢复机制。在224G时代，PAM4调制和更强的均衡/FEC技术成为主流，但基础架构和设计原则并未改变。掌握这些基础概念，将为后续学习PAM4信号分析、均衡器设计、FEC算法以及SerDes测试方法打下坚实基础。