2. PCIe 6/7基础回顾

在进入 PCIe 6/7 电气 Compliance 验证之前,必须先建立对这两代协议“物理层—链路层—电气规范”整体演进的清晰认知。PCIe 6.0 与 7.0 并非简单的速率翻倍,而是围绕 PAM4 信号、FLIT 模式、前向纠错(FEC)以及电气参数体系进行的一次系统性重构。理解这些变化,是后续测试夹具选择、示波器设置、误码率判据和一致性测试流程设计的基础。

一、PCIe 6.0 与 7.0 的关键特性

PCIe 6.0 将单通道速率提升至 64 GT/s,PCIe 7.0 进一步提升至 128 GT/s。与 PCIe 5.0 及以前版本使用 NRZ(不归零)调制不同,6.0/7.0 改用 PAM4(四电平脉冲幅度调制),每个符号携带 2 bit 信息,因此在相同符号率下实现带宽翻倍。但代价是信号眼高缩小为 NRZ 的三分之一,信噪比要求显著提高。

为应对更高的误码率,PCIe 6.0/7.0 引入 FLIT 模式(Flow Control Unit),将数据组织为固定长度的流控单元,并配合轻量级前向纠错(FEC)与 CRC 重传机制。链路训练、均衡协商、通道损耗预算、抖动分解方式也随之更新。电气规范从传统的眼图模板、TJ 分解,逐步转向更强调 TX/RX 联合优化、SNDR、RLM、FEC 纠错后误码率等指标。

二、PAM4 信号与 FLIT 模式原理

PAM4 使用四个电压电平,每个符号表示 2 bit,符号率是 NRZ 的一半即可达到相同数据率。例如 64 GT/s 对应 32 GBd 符号率。PAM4 的挑战在于:三个眼图同时存在,眼高仅为 NRZ 的约 1/3,且线性度、电平分离度、信噪比都会直接影响误码。因此 PCIe 6/7 对 TX 均衡(FFE)、RX 均衡(CTLE/DFE)、时钟恢复和抖动容忍度提出更严格要求。

FLIT 模式将数据打包为固定大小的流控单元,典型 FLIT 包含有效载荷、CRC、FEC 校验位和链路管理字段。接收端先进行 FEC 纠错,若仍失败则通过重传机制恢复。FLIT 模式使链路层调度更规整,也便于与 FEC 协同工作。下图展示了 PCIe 6/7 从发送端到接收端的 PAM4 信号与 FLIT/FEC 处理链路。

PCIe 6/7 发送—信道—接收处理链路 发送端 TX 数据加扰 / FLIT 封装 FEC 编码 + CRC PAM4 映射 + TX FFE 信道 Channel PCB 走线 / 连接器 插入损耗 / 串扰 阻抗不连续 / 反射 接收端 RX CTLE / DFE 均衡 CDR 时钟恢复 PAM4 判决 + FEC 解码 链路层 FLIT 重组 CRC 校验 重传 / 流控 PAM4 四电平与三眼图关系 -3 -1 +1 +3 三个眼图:上眼 / 中眼 / 下眼,眼高约为 NRZ 的 1/3

三、前向纠错与电气规范演进

PCIe 6/7 的 FEC 采用轻量级方案,通常与 CRC 和重传配合使用。FEC 在接收端对 FLIT 进行纠错,降低重传概率;当 FEC 无法纠正时,链路层通过 NAK/重传恢复。电气规范方面,PCIe 6.0 在 64 GT/s 下引入更严格的 TX/RX 指标,包括 SNDR、RLM、TX 眼高/眼宽、抖动分解、回波损耗和串扰要求。PCIe 7.0 在 128 GT/s 下进一步收紧损耗预算,并强化了 PAM4 线性度和噪声要求。

特性维度 PCIe 5.0(NRZ) PCIe 6.0(PAM4) PCIe 7.0(PAM4)
单通道速率 32 GT/s 64 GT/s 128 GT/s
调制方式 NRZ PAM4 PAM4
符号率 32 GBd 32 GBd 64 GBd
每符号比特 1 bit 2 bit 2 bit
FEC 无(依赖 CRC 重传) 轻量级 FEC + CRC 增强 FEC + CRC
FLIT 模式 不支持 支持 支持
电气测试重点 眼图、TJ、Vdiff SNDR、RLM、FEC 后 BER 更严 SNDR、损耗预算、串扰

四、典型验证场景与常见误区

在实验室中,验证 PCIe 6/7 电气合规时,典型场景包括:发送端 PAM4 眼图测试、SNDR 测量、RLM 评估、接收端抖动容忍度测试、FEC 纠错能力验证以及通道损耗预算分析。测试时需要使用支持 PAM4 的示波器、误码仪和合规测试夹具,并严格按照 PCI-SIG 规范设置参考接收机模型。

常见误区:很多工程师习惯用 NRZ 时代的眼图模板和 TJ 分解方法直接套用到 PAM4 上,这是错误的。PAM4 必须分别评估三个眼图,并关注 SNDR、RLM 和 FEC 后误码率。另一个误区是忽略 FLIT 模式对链路层测试的影响,导致重传机制和流控行为未被覆盖。

复盘建议:在搭建 PCIe 6/7 测试环境前,先确认示波器带宽、采样率、PAM4 解码选件和 FEC 分析能力是否满足要求;再核对测试夹具的损耗和去嵌参数;最后按“TX 电气 → 信道 → RX 容忍度 → FEC/FLIT 功能”的顺序逐层验证,避免跳步导致问题定位困难。

典型 PCIe 6.0 电气测试参数示例:
速率:64 GT/s
调制:PAM4
符号率:32 GBd
目标 BER:1e-6(FEC 前)/ 1e-15(FEC 后)
关键指标:SNDR ≥ 26 dB,RLM ≥ 0.95
测试点:TX 引脚处、参考接收机输入端