1. 课程导入
PCIe 6.0 与 7.0 把单通道速率推进到 64 GT/s 与 128 GT/s，调制方式从 NRZ 改为 PAM4，并引入 FLIT 模式、轻量级前向纠错与更严格的链路训练机制。速率翻倍、信噪比预算收紧、通道损耗预算变化，使得“板子能点亮、链路能训练到 L0”不再等于“电气合规”。电气 Compliance 验证要回答的是一个更本质的问题：在规范定义的测试条件下，发送端、接收端与通道的电气参数是否落在 PCIe Base Specification 与相应 CEM 规范允许的窗口内，并且具备可重复、可追溯的判定证据。
本课程面向高速信号完整性工程师、SI/PI 仿真工程师、硬件验证工程师与测试实验室人员，围绕 PCIe 6/7 电气 Compliance 的完整验证项目展开。全课共 30 章，从目标与框架出发，逐步深入到发送端测量、接收端压力眼图、通道特性化、参考时钟、夹具去嵌入、自动化测试与报告归档，最终形成一套可落地的验证方法论。
一、电气 Compliance 验证的目标
PCIe 电气 Compliance 的核心目标可以归纳为三条主线：发射端合规、接收端容限合规、通道与互操作合规。三者不是孤立的，而是通过“规范定义的校准通道 + 规范定义的测试夹具 + 规范定义的参考接收机/发送机模型”串联成一个闭环。
- 发射端（Tx）合规：验证发送端在指定均衡配置（如 Preset、FS/LF、TXFFE）下的输出眼图、差分电压、共模电压、抖动、SNDR、RLM 等参数是否满足规范限值。
- 接收端（Rx）合规：通过压力眼图（Stressed Eye）与校准干扰源，验证接收机在规范规定的抖动、噪声、ISI 组合下能否达到目标误码率（BER）。
- 通道合规：验证通道插损、回损、串扰、阻抗、群延迟等是否落在 CEM 规定的通道预算内，并确认与参考模型的偏差可接受。
- 互操作与一致性：确认设备在真实链路与合规测试链路中行为一致，避免“测试通过、现场失败”。
二、验证范围与边界
PCIe 6/7 电气 Compliance 的范围比 PCIe 3/4/5 更宽，原因在于 PAM4 信号对线性度、噪声与抖动更敏感，且接收端均衡与 FEC 的引入改变了误码判定方式。验证范围通常包括：
| 验证域 | 典型对象 | 关键参数/条件 |
|---|---|---|
| 发送端电气 | Root Complex、Switch、Endpoint 的 Tx 引脚 | 差分电压、共模、眼高/眼宽、SNDR、RLM、抖动、TXFFE 预设 |
| 接收端容限 | Rx 引脚与均衡器 | 压力眼图、校准抖动/噪声、BER 目标、CTLE/DFE 配置 |
| 参考时钟 | Refclk 源与分布网络 | 频率容差、相位抖动、扩频、上升时间、共模 |
| 通道与夹具 | PCB 走线、连接器、测试夹具 | 插损、回损、串扰、阻抗、去嵌入精度 |
| 协议与链路 | LTSSM、FLIT、FEC | 训练到 L0、误码统计、链路稳定性 |
需要明确的是，电气 Compliance 不等于协议一致性测试。协议一致性关注链路训练、状态机、配置空间与事务层行为；电气 Compliance 关注物理层模拟参数与误码性能。两者互补，但测试夹具、仪器与判定标准不同。
三、整体框架：从规范到证据链
一个完整的 PCIe 6/7 电气 Compliance 验证项目，可以抽象为“规范输入—测试配置—测量采集—判定分析—报告归档”五层框架。下图给出该框架的核心结构与数据流关系。
框架中的每一层都对应后续章节的具体内容。规范输入决定测试条件与限值；测试配置决定夹具、校准通道与仪器设置；测量采集决定数据质量；判定分析决定结论是否成立；证据链决定项目能否通过评审与复现。
四、方法流程：一次完整的 Compliance 验证如何推进
实际项目中，建议按以下流程推进，避免“先测后补条件”的返工：
- 确认规范版本与测试模式：明确 PCIe 6.0 或 7.0、CEM 版本、目标速率（64 GT/s 或 128 GT/s）、通道类型与测试点。
- 建立测试配置：选择合规夹具、校准通道、探头与仪器，记录夹具损耗与去嵌入模型。
- 校准与验证测试系统：用参考发送端/参考接收端验证系统本身是否满足精度要求。
- 执行 Tx 测量：采集眼图、抖动、SNDR、RLM、共模与差分电压，按规范限值判定。
- 执行 Rx 压力眼图测试：校准压力眼图，注入规定抖动与噪声，统计 BER 并外推。
- 通道与时钟特性化：测量插损、回损、串扰、阻抗与参考时钟抖动。
- 判定与复盘：对失败项做根因分析，区分是 DUT 问题、夹具问题还是测试方法问题。
- 归档证据链：保存原始波形、校准记录、脚本、配置与报告。
# 典型测试配置记录示例（示意）
DUT : PCIe 6.0 Endpoint, 64 GT/s, x16
Test Point : Tx pins, compliance fixture output
Fixture : CLB + compliance base board, rev C
De-embed : S-parameter model, 2x thru, 0.8 dB @ 16 GHz
Instrument : 59 GHz oscilloscope, 50 GHz differential probe
Pattern : 64b/66b PAM4, PRBS13Q, preset P4
Limit Src : PCIe Base Spec 6.x + CEM 6.x
五、案例场景：为什么“链路能跑”不等于“电气合规”
某 64 GT/s 端点设备在系统板上可以稳定训练到 L0，长时间压力测试也未出现明显误码。但在合规测试中，Tx 眼图的 SNDR 与 RLM 在特定预设下超出限值，Rx 压力眼图在注入规定抖动后 BER 不达标。根因并非设备“不能用”，而是：
- 系统板通道损耗较小，掩盖了发送端均衡配置的不足；
- 接收端在真实链路中依赖 FEC 与重传，误码被纠正，但压力眼图条件下暴露了容限不足；
- 测试夹具去嵌入模型不准确，导致测量结果偏移。
这个案例说明：电气 Compliance 验证的价值在于用规范定义的“最坏条件”提前暴露风险，而不是等待现场故障。验证工程师需要同时具备信号完整性分析能力、测试仪器操作能力与规范解读能力。
六、学习路径与本章小结
本课程的学习路径遵循“先框架、后细节、再自动化”的顺序：先建立规范与测试框架的整体认知，再逐项深入 Tx、Rx、通道、时钟与夹具，最后通过自动化脚本与报告体系把验证流程固化。建议在学习过程中同步准备一份自己的测试配置清单与证据链模板，每学完一章就补充对应条目。