2. 数字信号处理基础
数字信号处理（DSP）的起点，是将自然界中连续变化的模拟信号转换为离散的数字序列，再通过算法对序列进行加工。对于FPGA工程师而言，理解采样定理、量化误差以及离散时间系统的基本性质，是设计可靠信号处理链路的前提。如果这些基础概念掌握不牢，后续的滤波器设计、频谱分析乃至硬件架构规划都会出现系统性偏差。本章将围绕这三个核心主题展开，并结合FPGA实现中的典型场景进行说明。
采样定理：从连续到离散的桥梁
采样定理（Nyquist-Shannon定理）规定了从连续时间信号无失真地恢复离散样本所需的最低采样率。其核心表述为：若模拟信号x(t)的最高频率分量为f_max，则采样频率f_s必须满足f_s ≥ 2f_max，才能保证频谱不发生混叠。这里的2f_max称为奈奎斯特率，而f_s/2称为奈奎斯特频率。在实际工程中，由于理想低通滤波器不存在，通常取f_s为信号最高频率的2.5至4倍，以降低对模拟抗混叠滤波器的滚降要求。
理解采样定理的关键在于频域视角。采样过程在时域上表现为信号与周期冲激串相乘，在频域上则表现为原信号频谱以f_s为周期进行延拓。当f_s < 2f_max时，延拓后的频谱相互重叠，高频分量会折叠到低频区域，产生不可恢复的混叠失真。FPGA工程师在设计ADC前端时，必须确认模拟输入信号的带宽范围，并据此选择采样率与抗混叠滤波器截止频率。
量化：幅度域的离散化与误差控制
量化是将采样得到的连续幅度值映射为有限位二进制码的过程。ADC的量化位数N决定了幅度分辨率，量化步长Δ = V_ref / 2^N，其中V_ref为满量程输入范围。量化误差e[n]是实际模拟值与量化输出之间的差值，其范围在±Δ/2之间。对于均匀分布的输入信号，量化噪声功率为Δ²/12，由此可推导出理想ADC的信噪比公式：SNR = 6.02N + 1.76 dB。这意味着每增加1位量化位数，信噪比提升约6dB。
在FPGA实现中，量化误差的影响不仅体现在ADC前端，还体现在内部运算的位宽截断上。例如，一个16位ADC采集的数据经过FIR滤波器后，若滤波器系数为12位，乘法器输出为28位，若直接截断为16位输出，将引入额外的量化噪声。合理的做法是采用舍入（rounding）而非截断（truncation），并在关键级联处保留足够的中间位宽。
| 量化位数 N | 量化步长 Δ (V_ref=5V) | 理想 SNR (dB) | FPGA内部建议位宽 |
|---|---|---|---|
| 8 bit | 19.53 mV | 49.9 dB | 16 bit（含符号位） |
| 12 bit | 1.22 mV | 74.0 dB | 20 bit |
| 16 bit | 76.29 μV | 98.1 dB | 24 bit |
离散时间信号与系统：时域与频域分析基础
离散时间信号x[n]是定义在整数时间索引n上的序列，可由连续信号采样得到。离散时间系统则是对输入序列x[n]进行变换产生输出序列y[n]的映射。线性时不变（LTI）系统是DSP理论的核心，其特性完全由单位冲激响应h[n]描述，输出通过卷积运算计算：y[n] = x[n] * h[n]。在FPGA中，卷积运算通常转化为乘累加（MAC）操作，这正是FIR滤波器硬件实现的基础。
离散时间系统的稳定性与因果性在硬件设计中至关重要。稳定系统要求冲激响应可和，即Σ|h[n]| < ∞，这对应FPGA中滤波器系数必须收敛。因果系统要求输出仅依赖当前及过去的输入，这保证了硬件实现的实时性。在频域中，系统频率响应H(e^jω)可通过离散时间傅里叶变换（DTFT）获得，其幅频特性决定了滤波器的通带与阻带行为。
Z变换是分析离散系统的重要工具，它将差分方程转换为代数方程，便于求解系统函数H(z)。在FPGA设计中，H(z)的零极点分布直接决定了系统的稳定性与频率选择性。例如，一个一阶IIR滤波器H(z) = 1/(1 - a·z⁻¹)，其极点位于z=a处，当|a| ≥ 1时系统不稳定，在定点实现中还需考虑系数量化对极点位置的影响。
案例拆解：FPGA音频采集系统的采样率与量化设计
以一个实际音频采集系统为例，设计目标为采集20Hz~20kHz的音频信号，通过FPGA进行数字滤波后输出。初始方案选择f_s = 44.1kHz（CD标准），ADC位数为16位。但在实际测试中发现，当输入信号接近20kHz时，输出频谱出现明显的混叠分量，且底噪高于预期。
分析过程如下：首先检查抗混叠滤波器，其3dB截止频率设为20kHz，但在44.1kHz采样率下，奈奎斯特频率为22.05kHz，滤波器在22.05kHz处的衰减仅约20dB，不足以抑制带外噪声。其次，检查ADC的ENOB（有效位数），由于时钟抖动和电源噪声影响，实际ENOB仅为13.2位，而非标称的16位。
针对上述问题，采取以下改进措施：
- 将采样率提升至96kHz，使奈奎斯特频率达到48kHz，抗混叠滤波器在48kHz处自然衰减超过60dB，无需增加滤波器阶数。
- 在FPGA内部增加2倍抽取滤波器，将96kHz数据降为48kHz，同时利用数字滤波的陡峭过渡带进一步抑制带外噪声。
- 优化ADC时钟电路，采用低抖动晶振（抖动<1ps），并将模拟电源与数字电源分离，使ENOB提升至14.5位。
改进后，系统在20kHz处的混叠分量降低至-85dB以下，底噪降低约8dB，满足高保真音频要求。该案例表明，采样率的选择不能仅依据理论最小值，还需综合考虑抗混叠滤波器可实现性、时钟质量以及后续数字处理的灵活性。
常见误区与总结复盘
在数字信号处理基础概念的理解与FPGA实现中，工程师常陷入以下误区：
- 误区一：认为采样率恰好等于2倍信号频率即可。实际中由于滤波器非理想、时钟抖动等因素，必须留出足够裕量。
- 误区二：混淆ADC标称位数与有效位数ENOB。ENOB受谐波失真、时钟抖动、电源噪声影响，通常低于标称值。
- 误区三：在FPGA内部随意截断运算位宽，导致量化噪声累积，尤其在多级级联滤波器中表现明显。
- 误区四：忽略离散系统的稳定性分析，直接使用高Q值IIR滤波器，导致定点实现时出现振荡。
总结而言，采样定理、量化与离散系统理论构成了数字信号处理的三大基石。FPGA工程师不仅要掌握数学推导，更需理解这些理论在硬件实现中的工程约束。采样率的选择影响模拟前端复杂度与数字处理灵活性；量化位宽决定系统动态范围与噪声底限；离散系统结构影响资源消耗与数值稳定性。三者相互关联，必须在系统设计初期进行统一规划，而非孤立地逐项优化。