1. 课程导入
数字信号处理（DSP）与现场可编程门阵列（FPGA）是当代电子信息系统中最核心的两大硬件实现载体。从5G基站、雷达阵列、软件无线电到医疗影像、工业伺服控制，几乎所有需要实时、高吞吐、确定性信号处理的系统，最终都会落到DSP处理器或FPGA芯片上。本章作为整个课程的导入，首先明确学习目标与课程结构，然后深入剖析DSP与FPGA在信号处理中的角色定位、本质区别以及协同工作模式，为后续各章节的硬件设计、算法映射、时序收敛和系统调试打下认知基础。
1.1 学习目标与课程结构设计
本课程面向已经具备数字电路基础、初步了解信号处理概念，但尚未系统接触硬件实现细节的工程师与高年级学生。课程的核心目标不是单纯讲授理论公式，而是建立从算法到硬件、从仿真到板级调试的完整工程思维。学完本课程后，学员应当能够独立完成一个中等复杂度的信号处理硬件系统设计，包括器件选型、接口规划、FPGA逻辑开发、DSP软件移植以及联合调试。
课程结构按照工程项目的自然流程分为五个阶段。第一阶段（第1-5章）聚焦硬件平台认知，包括DSP与FPGA的架构演进、选型方法论、最小系统设计、电源与时钟树规划。第二阶段（第6-12章）深入FPGA信号处理实现，涵盖FIR/IIR滤波器、FFT、CORDIC算法、多速率处理、串行/并行接口协议（LVDS、JESD204B、PCIe）。第三阶段（第13-20章）围绕DSP软件开发，包括C6000/C66x架构、优化编译、RTOS集成、浮点转定点技术。第四阶段（第21-26章）是系统级协同设计，涉及FPGA与DSP的通信机制、数据流控制、同步与触发、硬件加速器设计。第五阶段（第27-30章）为工程实践与调试，包括在线逻辑分析仪使用、信号完整性测试、可靠性设计、典型故障案例复盘。
| 阶段 | 章节范围 | 核心能力目标 | 实践项目 |
|---|---|---|---|
| 硬件平台认知 | 1-5 | 选型、最小系统、电源时钟 | DSP+FPGA核心板原理图阅读 |
| FPGA信号处理 | 6-12 | 滤波器、FFT、接口协议 | 多通道FIR滤波器实现 |
| DSP软件开发 | 13-20 | 算法移植、优化、RTOS | 雷达脉冲压缩算法实现 |
| 系统协同设计 | 21-26 | 通信机制、同步、加速 | FPGA+DSP数据链收发系统 |
| 工程实践调试 | 27-30 | 调试、测试、可靠性 | 整机联调与故障排除 |
1.2 DSP与FPGA在信号处理中的角色定位
在典型的信号处理链路中，DSP与FPGA承担着不同层次的任务。FPGA位于信号链路的“前端”和“高速通道”位置，负责处理数据率高、运算规则相对固定、对延迟极其敏感的任务。例如，在软件无线电接收机中，FPGA完成数字下变频（DDC）、抽取滤波、信道化处理，这些操作的数据率通常在100MSPS以上，且需要严格的时钟确定性。FPGA的并行架构使得它可以在一个时钟周期内同时处理数百个乘法累加操作，这是任何串行处理器都无法比拟的。
DSP处理器则位于信号链路的“后端”和“控制决策”位置，负责处理数据率相对较低但算法复杂、模式多变、需要高层决策的任务。例如，在雷达信号处理中，DSP完成脉冲压缩后的动目标检测（MTD）、恒虚警检测（CFAR）、目标参数提取与跟踪滤波。这些算法涉及大量条件分支、浮点运算和迭代过程，用FPGA实现会消耗大量逻辑资源且开发周期长，而DSP的指令集和编译器天然适合这类任务。
两者之间并非替代关系，而是互补关系。现代高性能信号处理系统几乎无一例外地采用“FPGA+DSP”的异构架构。FPGA作为数据预处理引擎，将数据率降低到DSP可以承受的范围，同时完成计算密集型的规则运算；DSP作为算法与控制核心，运行复杂的决策算法，并管理整个系统的调度与通信。这种分工模式既保证了系统的高吞吐能力，又保留了算法的灵活性。
1.3 DSP与FPGA的核心区别对比
从计算模型、编程范式、性能特征到开发流程，DSP与FPGA存在本质差异。理解这些差异是进行系统架构设计的前提。下表从多个维度进行了系统对比。
| 对比维度 | DSP处理器 | FPGA |
|---|---|---|
| 计算模型 | 冯·诺依曼/哈佛架构，串行指令流 | 硬件并行，数据流驱动 |
| 时钟频率 | 1GHz-1.5GHz（高端） | 200MHz-600MHz（典型） |
| 峰值算力 | 数十GMAC/s（定点） | 数TMAC/s（利用DSP48） |
| 延迟确定性 | 受中断、缓存命中影响，不确定 | 时钟级确定，完全可预测 |
| 浮点支持 | 原生硬件浮点单元 | 需要IP核或定点转换 |
| 开发语言 | C/C++、汇编 | Verilog/VHDL、HLS |
| 操作系统 | 支持SYS/BIOS、Linux | 裸机逻辑，软核可跑OS |
| 功耗效率 | 较高（受指令开销影响） | 极高（无指令取指开销） |
| 重构灵活性 | 软件升级方便 | 硬件重配置（毫秒级） |
| 开发周期 | 较短（软件仿真调试快） | 较长（时序收敛、验证复杂） |
从上述对比可以看出，DSP的优势在于复杂算法的快速实现和灵活升级，而FPGA的优势在于极致的并行处理和确定性延迟。在实际项目中，需要根据信号处理算法的特点、数据率指标、功耗约束和开发周期综合权衡。例如，一个音频处理系统可能只需要一颗低端DSP即可满足需求，而一个相控阵雷达的波束形成处理则必须依赖大规模FPGA阵列。
1.4 案例拆解：FPGA+DSP协同的软件无线电接收机
为了更直观地理解DSP与FPGA的分工，我们以一个典型的软件无线电（SDR）接收机为例进行拆解。系统指标要求：接收频段100MHz-3GHz，瞬时带宽50MHz，支持多种调制模式（QPSK、16QAM、OFDM），动态范围80dB。
系统约束与初始现象：如果全部处理都放在DSP中，ADC采样率200MSPS，16位精度，数据率高达3.2Gbps，远超任何DSP的I/O能力。如果全部放在FPGA中，OFDM解调、信道均衡、前向纠错等复杂算法将消耗大量逻辑资源，且调试困难。
分析判断过程：将信号链路拆分为前端预处理和后端算法两部分。前端包括数字下变频（DDC）、抽取滤波、自动增益控制（AGC），这些操作数据率高、规则固定，适合FPGA。后端包括符号同步、载波恢复、解映射、Viterbi译码，这些操作涉及反馈环路和复杂决策，适合DSP。
实际操作步骤：FPGA端使用JESD204B接口接收ADC数据，通过级联积分梳状滤波器（CIC）和FIR滤波器实现50MHz带宽抽取到10MHz基带信号，数据率降至20MSPS，通过LVDS接口发送给DSP。DSP端运行实时操作系统，接收基带I/Q数据，完成同步、解调、译码，并通过以太网输出用户数据。
结果对比与复盘：该方案中FPGA资源占用约40%（主要消耗在DDC和滤波），DSP CPU负载约60%（主要消耗在Viterbi译码）。相比纯FPGA方案，开发周期缩短了约30%；相比纯DSP方案，系统吞吐能力提升了5倍以上。关键经验是：FPGA与DSP之间的接口设计（数据格式、同步机制、流控）是系统成败的核心，必须提前规划。
1.5 常见误区与总结复盘
在课程学习之初，有必要澄清几个常见误区。第一个误区是“FPGA比DSP快”。实际上，FPGA的时钟频率远低于DSP，其优势在于并行度而非单点速度。对于串行依赖强的算法（如自适应滤波中的递归更新），DSP可能反而更快。第二个误区是“DSP开发比FPGA简单”。虽然C语言上手容易，但DSP的优化（流水线、Cache、内存搬移）同样需要深厚功底，性能差距可达10倍以上。第三个误区是“有了HLS，FPGA开发不再需要硬件思维”。HLS（高层次综合）虽然提高了抽象层次，但底层时序、资源、接口问题仍然需要硬件知识。
总结本章核心要点：第一，DSP与FPGA是互补关系，而非替代关系，现代系统普遍采用异构架构。第二，FPGA适合前端高速率、规则、确定性处理；DSP适合后端复杂、多模式、决策性算法。第三，系统设计的关键在于合理划分任务边界，并设计高效的处理器间通信机制。第四，开发过程中要同时具备硬件思维（并行、时序、资源）和软件思维（流程、状态、调度）。