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RISC-V 香山高性能核架构从入门到精通

共计 30 章节
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01
课程导入
RISC-V指令集架构概述 · 香山处理器项目背景 · 课程学习目标与整体知识框架
课程导入RISC-V
02
RISC-V基础
RISC-V指令集模块（RV32I/… · M/A/F/D/C扩展） · 特权架构
RISC-VRV32I
03
香山处理器概览
香山架构设计理念 · 南湖/昆明湖等版本演进 · 关键性能指标与设计目标
香山处理器概览香山架构设计理念
04
流水线基础
经典五级流水线回顾 · 超标量流水线概念 · 香山流水线总体结构（取指
流水线基础经典五级流水线回…
05
取指单元设计
分支预测器（BTB · BHT · RAS）
取指单元设计BTB
06
译码与重命名
指令译码逻辑 · 寄存器重命名机制 · ROB（重排序缓冲）与物理寄存器堆管…
译码重命名
07
发射与调度
保留站（RS）设计 · 乱序发射策略 · 多发射端口与调度算法（如年龄优先
发射调度
08
执行单元
整数运算单元（ALU/乘法除法） · 浮点运算单元（FPU） · 向量扩展（RVV）执行单元设计
执行单元ALU
09
访存子系统
Load/Store队列 · 内存序处理 · 地址生成与TLB（快表）设计
访存子系统Load/Store
10
缓存层次结构
L1/L2/L3缓存设计 · 缓存一致性协议（如MESI） · 非阻塞缓存与预取技术
缓存层次结构L1/L2/L3
11
内存管理
虚拟内存与物理内存映射 · 页表遍历（Page Table Wa… · TLB一致性维护
内存管理虚拟内存
12
分支预测进阶
混合预测器（TAGE · 感知机预测） · 预测恢复机制
分支预测进阶TAGE
13
乱序执行引擎
ROB容量与提交逻辑 · 精确异常处理 · 寄存器回收与释放策略
乱序执行引擎ROB
14
多核与一致性
多核互联拓扑（总线/NoC） · 缓存一致性协议（如MOESI） · 内存模型（TSO/RMO）
多核一致性
15
中断与异常处理
异常分类 · 中断控制器（PLIC/CLINT） · 上下文切换与特权级切换流程
异常处理异常分类
16
性能分析基础
CPI/IPC指标 · 性能计数器（HPM） · 性能剖析工具（如perf）使用方法
性能分析基础CPI/IPC
17
香山微架构详解
南湖架构的流水线深度 · 发射宽度 · 物理寄存器数量等关键参数分析
香山微架构详解南湖架构的流水线…
18
RTL设计实践
Chisel语言基础 · 香山RTL代码结构 · 模块化设计方法（如TileLink总…
RTL设计实践
19
验证方法学
UVM验证流程 · 香山验证环境（如difftest） · 随机指令生成与覆盖率收集
验证方法学UVM
20
FPGA原型验证
FPGA平台搭建 · 时钟与复位设计 · 调试接口（JTAG/串口）与性能调优
FPGA原型验证
21
性能优化案例
通过分析香山SPEC CPU2006… · 定位瓶颈并优化（如分支预测 · 缓存预取）
性能优化案例SPEC
22
功耗与面积优化
低功耗设计技术（门控时钟 · DVFS） · 面积优化策略
功耗面积优化
23
可扩展性与可配置性
香山参数化配置（如发射宽度 · 缓存大小） · 生成不同配置的流程
可扩展性可配置性
24
软件适配与操作系统
Linux内核在香山上的移植 · Boot流程 · 用户态程序优化（如编译选项）
软件适配操作系统
25
调试与测试方法
逻辑分析仪使用 · 波形调试技巧 · 常见死锁/活锁问题排查
调试测试方法
26
与主流处理器对比
香山与ARM Cortex-A77 · Intel Ice Lake等架构的…
主流处理器对比ARM
27
开源社区与协作
香山GitHub仓库结构 · 贡献指南 · 代码评审流程
开源社区协作
28
综合实战项目
基于香山RTL实现一个自定义指令扩展…
综合实战项目RTL
29
常见问题与解决方案
流水线冒险处理 · 缓存一致性bug · 分支预测失效等典型问题案例
常见问题解决方案
30
课程总结与进阶方向
香山未来演进趋势 · RISC-V高性能计算生态 · 学习资源与职业发展建议
课程总结进阶方向