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RISC-V SiFive Core IP设计从入门到精通

共计 30 章节
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01
课程导入
RISC-V架构背景 · SiFive公司及Core IP产品… · 学习路径与工具链准备
课程导入RISC-V
02
RISC-V基础指令集架构
RV32I/RV64I基础指令格式 · 寄存器约定 · 特权模式与CSR寄存器
RISC-V基础指令集架构
03
RISC-V扩展指令集
M扩展（乘除） · A扩展（原子操作） · F/D扩展（浮点）
RISC-V扩展指令集
04
SiFive Core IP产品家族
E系列 · S系列 · U系列处理器的定位
SiFiveCore
05
Core IP的交付物解析
RTL源码 · 约束文件 · 仿真模型
CoreIP
06
开发环境搭建
安装SiFive Freedom S… · 配置RISC-V工具链（GCC · GDB
开发环境搭建SiFive
07
Core IP集成流程
在FPGA项目中例化SiFive E… · 完成时钟复位 · 中断控制器（CLINT/PLIC）连…
CoreIP
08
总线接口与互联
TileLink协议详解 · AXI4转换桥 · 内存映射与外设地址分配
总线接口互联
09
启动流程与Bootloader
复位向量配置 · Flash启动 · DDR初始化
Bootloader启动流程
10
裸机编程实践
使用Freedom Studio创建… · GPIO控制LED · UART打印调试信息
裸机编程实践Freedom
11
中断与异常处理
中断向量表设置 · PLIC中断控制器配置 · 外部中断与定时器中断实战
异常处理断向量表设置
12
定时器与计数器
CLINT定时器编程 · PWM输出 · 实时时钟（RTC）应用案例
定时器计数器
13
内存管理单元（MMU）
页表格式 · 地址转换流程 · TLB配置与Linux内核启动中的M…
MMU内存管理单元
14
缓存（Cache）设计
L1 Cache组织 · 缓存一致性基础 · SiFive Core IP的缓存配…
Cache缓存
15
调试接口与工具
JTAG调试 · OpenOCD+GDB调试多核程序 · Trace与性能分析
调试接口工具
16
性能优化基础
流水线结构 · 分支预测 · 指令调度
性能优化基础流水线结构
17
多核与异构计算
SiFive多核Cluster架构 · 缓存一致性协议（如TileLink… · AMP/SMP编程模型
多核异构计算
18
SoC集成实战
基于SiFive E31+PLIC+… · 编写设备树并运行Linux
SoC集成实战
19
Linux内核移植
内核配置 · 设备树编写 · 根文件系统制作
Linux内核移植
20
FreeRTOS移植
在SiFive Core IP上运行… · 任务调度 · 信号量
FreeRTOS移植
21
自定义指令扩展
使用SiFive Custom Co…
自定义指令扩展SiFive
22
安全特性与TEE
物理内存保护（PMP） · 可信执行环境（TEE）基础 · OP-TEE移植简介
TEE安全特性
23
功耗与面积优化
时钟门控 · 电源域管理 · SiFive Core IP的功耗配…
功耗面积优化
24
验证方法学
UVM测试平台搭建 · Core IP的仿真验证 · 断言（SVA）与覆盖率收集
验证方法学UVM
25
FPGA原型验证
使用Xilinx/Altera FP… · 硬件在环测试（HIL）与调试技巧
FPGA原型验证
26
常见问题与调试技巧
启动失败 · 中断不响应 · 内存访问异常
常见问题调试技巧
27
性能基准测试
CoreMark · Dhrystone · SPECint等基准测试的编译与运行
性能基准测试CoreMark
28
从单核到多核的扩展实战
基于SiFive U74多核处理器 · 配置SMP Linux · 实现核间通信与负载均衡
从单核到多核的扩…SiFive
29
综合项目
设计一个基于SiFive E31的智… · 集成ADC · SPI
综合项目SiFive
30
课程总结与进阶路径
回顾核心知识点 · 推荐RISC-V社区资源 · SiFive官方文档
课程总结进阶路径