4. TSN流量类型与QoS

TSN（时间敏感网络）的核心价值在于在同一物理网络中承载多种不同QoS需求的流量。在FPGA实现TSN端口收发与调度链路时，首先需要深刻理解三类标准流量的本质差异：时间触发流（Time-Triggered，TT）、速率受限流（Rate-Constrained，RC）和尽力而为流（Best-Effort，BE）。这三类流量在时延敏感性、抖动容忍度、带宽保障需求上截然不同，直接决定了FPGA内部队列设计、门控调度（Gate Control List，GCL）配置以及优先级映射策略。本章将系统梳理三类流量的特征、判别方法、优先级映射规则，并结合FPGA工程实践给出可落地的设计建议。

上图展示了三类流量从进入到FPGA调度核心再到输出端口的完整映射关系。TT流具有严格的时间确定性，RC流需要带宽上限保障，BE流则完全依赖剩余资源。在FPGA内部，这三类流量分别进入不同的硬件队列，由门控列表（GCL）控制各队列的开启与关闭时间，从而实现时间敏感流量的确定性转发。

4.1 时间触发流（TT）的核心特征与调度机制

核心原理：时间触发流是TSN中最严格的流量类型，其本质特征是“在预先规划好的时间窗口内发送预先确定的数据帧”。TT流通常用于工业控制、音视频同步等对时延和抖动有硬性要求的场景。在IEEE 802.1Qbv标准中，TT流通过门控列表（GCL）精确控制发送时刻，每个队列的开启时间以纳秒级精度预先配置。FPGA实现TT流调度的关键在于：所有节点必须共享同一时间基准（通过802.1AS时钟同步协议），并且每个节点在规划时间窗口内必须完成帧的发送。

判断方法：识别TT流通常依据以下三个维度：

• 周期特征：TT流具有严格的发送周期，如1ms、100μs或更短，且周期抖动极小（通常小于1μs）。
• 帧长固定：TT流的数据帧长度通常是固定的，便于精确计算传输时间。
• 调度表约束：TT流必须出现在GCL配置表中，且每个周期内只允许在特定时间窗口发送。

FPGA实现要点：在FPGA内部，TT流通常映射到最高优先级队列（队列7），该队列由硬件定时器触发发送。设计时需注意：

// 伪代码示例：TT流发送窗口判断
always @(posedge clk) begin
  if (current_time >= tt_window_start && current_time < tt_window_end) begin
    tt_queue_gate = 1'b1;  // 开启TT队列门控
  end else begin
    tt_queue_gate = 1'b0;  // 关闭TT队列门控
  end
end

4.2 速率受限流（RC）的带宽保障与整形机制

核心原理：速率受限流源自ARINC 664标准（航空电子全双工交换以太网），其核心思想是“限制每个虚拟链路的带宽上限，确保网络中的最坏情况延迟可计算”。RC流不需要严格的时间同步，但要求每个流（或流聚合）的带宽不超过预设的承诺信息速率（CIR）。在FPGA实现中，RC流通常采用令牌桶算法进行速率整形，确保突发流量被平滑到规定的速率范围内。

操作流程：FPGA中实现RC流速率限制的典型步骤如下：

1. 为每个RC流（或流聚合）分配独立的令牌桶，桶容量（Burst Size）和填充速率（CIR）由配置寄存器设定。
2. 当帧到达时，检查令牌桶中是否有足够的令牌；若足够，则允许发送并消耗对应字节数的令牌；若不足，则帧进入等待队列或丢弃（取决于策略）。
3. RC队列的调度优先级低于TT队列，但高于BE队列。在GCL中，RC队列通常分配一个较长的开启窗口，但受令牌桶限制。

案例拆解：以某航空数据采集系统为例，系统包含128路RC流，每路CIR为10Mbps，突发大小限制为2KB。FPGA实现时，采用双桶算法（CIR桶+EIR桶）以区分承诺带宽和额外突发带宽。实测结果表明，在满负载情况下，RC流的最大时延从无限制时的2.3ms降低到受限后的0.8ms，且无帧丢失。

4.3 尽力而为流（BE）的优先级映射与带宽回收

核心原理：尽力而为流是传统以太网流量，不提供任何时延或带宽保证。在TSN网络中，BE流只能使用TT和RC流未占用的剩余带宽。FPGA实现BE流调度时，通常将其映射到最低优先级的多个队列（队列0-3），并采用严格优先级仲裁（SP）或加权轮询（WRR）算法。当TT或RC队列空闲时，BE流可以充分利用链路带宽；当高优先级流量突发时，BE流必须让路。

判断方法：BE流的识别相对简单：

• VLAN优先级（PCP）为0-3的帧通常视为BE流。
• 未配置任何QoS策略的普通IP数据包。
• 对时延和丢包不敏感的应用流量，如文件传输、日志上报等。

FPGA实现策略：在FPGA的发送调度器中，BE队列通常采用以下两种方式之一：

1. 严格优先级：只有当所有高优先级队列为空时，才发送BE队列中的帧。这种方式实现简单，但可能导致BE流“饿死”。
2. 加权轮询（WRR）：为BE队列分配一个权重，在TT和RC空闲的间隙中按权重发送BE帧。这种方式更公平，但需要额外的计数器逻辑。

4.4 优先级映射的工程实践与常见误区

核心原理：优先级映射是连接以太网QoS标签（802.1Q PCP）与FPGA内部队列之间的桥梁。标准映射关系为：PCP 7和6映射到TT队列，PCP 5和4映射到RC队列，PCP 3-0映射到BE队列。但在实际工程中，这种映射需要根据具体应用场景进行调整。FPGA设计时，通常使用一个可配置的映射表（寄存器组），允许软件动态修改PCP到队列的映射关系。

操作流程：FPGA中实现优先级映射的典型流程：

1. 解析接收帧的VLAN标签，提取3位PCP值。
2. 将PCP值作为索引，查找映射表（通常为8×3位寄存器阵列），得到目标队列号。
3. 根据队列号将帧写入对应的FIFO队列。
4. 发送调度器根据GCL和队列优先级决定发送顺序。

案例拆解：某工业控制项目需要同时传输三类流量：运动控制指令（TT）、状态监控数据（RC）和配置管理报文（BE）。初始设计采用标准映射，但发现RC流（PCP 5）在TT流繁忙时延迟过大。分析后调整映射：将RC流映射到PCP 6（与TT共享高优先级队列但通过子队列区分），并增加RC队列的令牌桶深度。调整后，RC流的最大延迟从1.2ms降至0.4ms，满足系统要求。

常见误区：

• 误区一：认为PCP值越高，优先级一定越高。实际上，PCP只是标签，真正的优先级由FPGA内部的队列调度策略决定。
• 误区二：忽略GCL对RC流的影响。即使RC流有令牌桶限制，如果GCL中RC队列的开启窗口过短，仍会导致RC帧延迟。
• 误区三：在FPGA中只使用单一队列处理所有BE流。建议至少分为两个BE队列（如PCP 0-1和PCP 2-3），以便区分不同重要程度的非实时流量。