1. 课程导入
时间敏感网络（Time-Sensitive Networking，TSN）是IEEE 802.1任务组制定的一组以太网扩展标准，旨在为传统以太网提供确定性的数据传输能力。与普通以太网“尽力而为”的转发机制不同，TSN通过时钟同步、流量调度、帧抢占和流预留等机制，将网络端到端时延控制在微秒级甚至亚微秒级，同时保证时延抖动极小。本章作为整个课程的起点，将明确学习目标、梳理TSN技术演进脉络、展示课程实验环境，并帮助您建立从FPGA视角理解TSN协议栈的整体框架。无论您是从事工业控制、车载网络、音视频桥接还是高性能计算互联，掌握TSN在FPGA上的实现方法都将成为一项极具竞争力的工程技能。
上图展示了本课程的整体技术脉络：从TSN标准族出发，经过FPGA内部各功能模块的实现，最终通过多节点实验完成验证。这张图也是后续所有章节的“地图”——每完成一个模块的学习，您都可以回到这张图，定位自己当前所处的层级和位置。
1.1 学习目标与课程定位
本课程面向具备一定FPGA开发基础（熟悉Verilog/VHDL、了解以太网MAC层基本概念）的工程师和学生。课程不追求面面俱到地罗列TSN标准条文，而是以“端口收发”和“调度链路”为主线，手把手带您在FPGA上搭建一个可运行的TSN端点（Endpoint）。完成本课程后，您将具备以下能力：
- 理解TSN核心协议族：掌握802.1AS时钟同步、802.1Qbv时间感知调度、802.1Qbu帧抢占、802.1Qci流过滤等关键标准的原理与交互关系。
- 独立设计FPGA收发通路：能够使用Xilinx或Intel FPGA的Ethernet IP核，完成MAC+PCS+PMA的配置，并在此基础上添加TSN扩展逻辑。
- 实现门控调度逻辑：编写RTL代码实现Qbv的门控列表（Gate Control List，GCL）解析与执行，理解时间槽（Time Slot）与队列映射的关系。
- 完成系统级验证：搭建多FPGA板卡互联的测试环境，使用Wireshark抓取并分析TSN报文，测量端到端时延与抖动。
课程能力模型：本课程将FPGA技能与TSN协议栈深度绑定，形成“协议理解→RTL实现→板级调试→性能优化”的闭环能力。您不仅学会“怎么连”，更理解“为什么这样设计”。
1.2 TSN技术背景：为什么需要确定性以太网？
传统以太网采用CSMA/CD（载波监听多路访问/冲突检测）机制，虽然交换式以太网消除了冲突，但依然存在排队延迟不确定的问题。在工业控制场景中，一个运动控制指令如果延迟到达，可能导致机械臂位置偏差；在车载网络中，摄像头数据若不能按时送达，可能影响ADAS决策。TSN的出现正是为了解决这类“时间关键型”流量（Time-Critical Traffic）的传输问题。
TSN并非单一标准，而是一组相互配合的协议集合。其核心思想可以概括为：让网络中的每个交换节点和端点，都遵循同一个时间基准，并按照预先规划的调度表转发流量。这就像高铁运行图——所有列车按照精确到秒的时刻表运行，而不是“尽量快跑”。
| 对比维度 | 传统以太网 | TSN增强以太网 |
|---|---|---|
| 时延确定性 | 尽力而为，时延波动大 | 微秒级确定性时延 |
| 时钟同步 | 无全局时钟或仅粗同步 | 亚微秒级同步精度（802.1AS） |
| 流量隔离 | 所有流量共享队列 | 按优先级/时间槽隔离 |
| 带宽预留 | 不支持 | 支持流预留（802.1Qcc） |
| 典型应用 | 办公网络、普通数据传输 | 工业控制、车载网络、专业音视频 |
从技术演进看，TSN吸收了AVB（Audio Video Bridging）的经验，将音视频同步的成果扩展到了更广泛的工业与汽车领域。目前，TSN已在IEEE 802.1框架下形成了超过15项子标准，本课程聚焦其中与FPGA实现最紧密的5项：802.1AS（时钟）、802.1Qbv（调度）、802.1Qbu（抢占）、802.1Qci（过滤）、802.1Qcc（配置）。
1.3 课程整体框架：从协议到RTL的映射
本课程共30章，分为五个阶段，每个阶段解决一组核心问题。下面用表格展示阶段划分与对应章节范围：
| 阶段 | 章节范围 | 核心主题 | FPGA侧关键交付物 |
|---|---|---|---|
| 第一阶段 | 第1-5章 | TSN基础与FPGA环境搭建 | 可用的TSN测试平台（FPGA+PHY） |
| 第二阶段 | 第6-12章 | 端口收发链路（MAC/PCS/PHY） | 支持时间戳的MAC层RTL代码 |
| 第三阶段 | 第13-20章 | 时钟同步与调度核心 | 802.1AS同步模块 + Qbv门控调度器 |
| 第四阶段 | 第21-26章 | 高级特性（抢占/过滤/冗余） | 帧抢占逻辑 + 流过滤引擎 |
| 第五阶段 | 第27-30章 | 系统集成与性能验证 | 多节点演示系统 + 测试报告 |
每个阶段都遵循“原理讲解→RTL设计→仿真验证→板级调试”的四步法。例如在第三阶段，我们会先推导802.1AS的时钟同步算法，再编写基于PTP（Precision Time Protocol）的硬件时间戳单元，接着用仿真验证同步精度，最后在真实板卡上测量与主时钟的偏差。
1.4 实验环境准备：硬件与工具链
工欲善其事，必先利其器。本课程所有实验均基于以下环境，建议您提前准备。如果硬件条件有限，也可以先使用仿真环境完成大部分练习，但最终板级验证环节需要至少两块支持TSN的FPGA板卡。
1.4.1 硬件平台要求
- FPGA开发板：推荐Xilinx VCU118（Virtex UltraScale+）或Altera Arria 10 GX，要求板载10G/25G Ethernet PHY。如果使用国产FPGA（如复旦微、紫光同创），需确认其Ethernet IP核支持IEEE 1588v2时间戳。
- PHY芯片：板载PHY或独立PHY模块（如Marvell 88E1512、TI DP83867），支持RGMII/SGMII接口。
- 时钟源：高精度可编程时钟（如Si5345），用于产生同步所需的参考时钟。
- 辅助设备：支持时间戳的交换机（如思科IE3400）、示波器（至少500MHz带宽）、逻辑分析仪。
重要提醒：TSN实验对时钟精度要求极高。普通开发板上的50MHz晶振无法满足802.1AS的同步精度要求（±500ns以内）。务必使用VCXO（压控晶振）或可编程时钟芯片，并在PCB布局时注意时钟走线的屏蔽。
1.4.2 软件工具链配置
本课程使用Xilinx Vivado 2023.1作为主要开发工具，同时需要以下软件配合：
# 推荐工具版本
Vivado ML Enterprise 2023.1（或更高）
ModelSim/QuestaSim 2023.3（仿真）
Wireshark 4.0+（抓包分析）
Python 3.10+（脚本自动化测试）
Iperf3（网络性能测试）
在Vivado中，您需要安装以下IP核：
- 10G/25G Ethernet MAC+PCS+PMA IP
- Ethernet 1588v2 IP（用于时间戳）
- AXI4-Stream Interconnect（用于数据通路）
1.4.3 实验环境验证流程
在开始第2章之前，请先完成以下环境自检步骤，确保后续实验顺利进行：
- 硬件连接：将两块FPGA板卡通过SFP+光模块或RJ45网线直连，确认PHY链路up（link up）。
- 基础回环测试：在Vivado中创建一个最简单的MAC回环工程，发送已知数据，通过ILA（集成逻辑分析仪）观察接收数据是否一致。
- 时间戳验证：使用Vivado的1588 IP生成时间戳，通过AXI-Lite接口读取当前时间，与外部GPS时钟源对比，确认时间戳精度在±100ns以内。
- 抓包验证：将FPGA发出的数据接入交换机镜像端口，用Wireshark抓取报文，确认以太网帧格式正确。
经验之谈：很多初学者在环境准备阶段就卡住了，最常见的问题是PHY芯片配置错误导致link up失败。建议先使用厂商提供的example design跑通基础以太网通信，再逐步添加TSN功能。不要一上来就尝试实现完整的TSN协议栈。
1.5 常见误区与学习建议
根据过往教学经验，初学者在学习TSN+FPGA时容易陷入以下几个误区，这里提前指出，帮助您少走弯路：
- 误区一：重协议轻实现。TSN标准文档动辄数百页，但FPGA实现时真正需要关注的RTL逻辑往往集中在几个关键模块。建议以“能跑通”为目标，先实现最小功能集，再逐步扩展。
- 误区二：忽略时钟同步的基础性。Qbv调度、帧抢占都依赖精确的全局时钟。如果802.1AS同步精度不够，后续所有调度都会失效。务必在时钟同步模块上投入足够时间。
- 误区三：仿真与板级验证脱节。仿真环境无法模拟真实的PHY延迟、时钟漂移和噪声。建议尽早进行板级验证，哪怕只是简单的数据通路测试。
- 误区四：不重视时序约束。TSN逻辑通常工作在125MHz或156.25MHz，且对时序裕量要求高。必须编写完整的XDC约束文件，特别是针对跨时钟域（CDC）路径的约束。