1. 课程导入
欢迎进入《Agilex 5 HPS、DDR5 与 PCIe 平台集成实战》。本课程面向已经具备一定 FPGA 或嵌入式基础的工程师，目标不是泛泛介绍器件手册，而是围绕一个真实可落地的平台集成任务，把 Agilex 5 的硬核处理器系统（HPS）、DDR5 高速存储子系统与 PCIe 高速互连三条主线打通。学完本课程，你应当能够独立完成从器件选型、引脚规划、时钟复位设计、DDR5 训练、PCIe 链路建立，到 HPS 侧 Linux 驱动与性能验证的完整闭环。
一、为什么选择 Agilex 5：平台定位与集成价值
Agilex 5 是 Intel 面向中端市场推出的 FPGA 产品线，采用 Intel 7 工艺与模块化架构。它最大的特点是把 HPS 与可编程逻辑（Fabric）放在同一颗芯片内，并通过高带宽 AXI 桥、片上互连和共享存储控制器实现紧耦合。对于需要“实时控制 + 高速数据搬运 + 软件生态”的场景，这种结构比“FPGA + 外置 CPU”方案在功耗、面积和延迟上更有优势。
从系统视角看，Agilex 5 平台集成的核心对象可以归纳为四类：
- HPS 子系统：双核/四核 Arm Cortex-A55/A76 集群、缓存一致性互连、外设控制器（USB、Ethernet、SD/eMMC、UART、I2C、SPI 等）。
- 存储子系统：DDR5 控制器与 PHY，支持更高频率、更低电压和片上 ECC，是带宽与容量瓶颈的关键。
- 高速互连：PCIe Gen4/Gen5 硬核，用于连接主机、NVMe、加速卡或作为端点设备。
- Fabric 逻辑：用户 RTL、DSP、M20K 存储块、收发器与 I/O，承担数据通路与协议加速。
理解这四类对象的数据流方向、时钟域归属和复位依赖，是后续所有实验的基础。下图给出本节最值得先建立的整体心智模型：HPS、DDR5、PCIe 与 Fabric 之间的连接关系与主要数据路径。
二、学习目标：三条主线与一个闭环
本课程的学习目标可以拆成三条主线，每条主线都对应可验证的产出物：
- HPS 主线：掌握 HPS 启动流程、时钟与复位架构、外设引脚复用、Linux 设备树配置，能够独立完成 HPS 侧系统启动与驱动加载。
- DDR5 主线：理解 DDR5 控制器与 PHY 的初始化顺序、训练流程、ECC 配置与带宽测试方法，能够定位训练失败与数据错误。
- PCIe 主线：掌握 PCIe 硬核配置、RC/EP 角色选择、链路训练、DMA 与 MSI-X 中断，能够完成与主机或 NVMe 设备的互连验证。
三条主线最终汇聚为一个闭环：“配置 → 编译 → 下载 → 启动 → 训练 → 枚举 → 压测 → 复盘”。这个闭环会在后续每个实战章节中反复出现，只是每次替换其中的一个环节。
核心判断：平台集成失败，绝大多数不是某一条主线单独出错，而是三条主线之间的时钟、复位、地址映射和带宽分配没有对齐。因此本课程始终强调“先画连接图，再写约束，最后调驱动”。
三、整体课程框架与实战路线
30 章内容按“认知 → 单点打通 → 联合调试 → 性能优化 → 复盘沉淀”组织。下表给出阶段划分与关键产出，便于你对照自己的进度。
| 阶段 | 章节范围 | 核心任务 | 关键产出 |
|---|---|---|---|
| 平台认知 | 第 1～4 章 | 器件架构、开发环境、引脚与时钟规划 | 平台连接图、约束文件骨架 |
| HPS 打通 | 第 5～11 章 | 启动流程、外设、设备树、Linux 驱动 | 可启动的 HPS 系统镜像 |
| DDR5 打通 | 第 12～18 章 | 控制器配置、训练、ECC、带宽测试 | 稳定运行的 DDR5 子系统 |
| PCIe 打通 | 第 19～25 章 | 硬核配置、链路训练、DMA、中断 | 可枚举的 PCIe 链路 |
| 联合优化与复盘 | 第 26～30 章 | 三线联合调试、性能调优、故障复盘 | 完整平台集成报告 |
四、典型场景与常见误区
以一个“HPS + DDR5 + PCIe NVMe 数据采集平台”为例：Fabric 侧采集高速数据，经 AXI 写入 DDR5 缓冲区；HPS 运行 Linux，通过 PCIe 将数据搬运到主机或 NVMe。这个场景中，DDR5 既是 HPS 的内存，也是 Fabric 的数据缓冲区，还是 PCIe DMA 的目标地址空间，三者共享同一存储资源。
典型数据路径：
Sensor → Fabric RTL → AXI-Stream → DMA → DDR5 缓冲区
DDR5 缓冲区 → HPS Linux 驱动 → PCIe RC → 主机 / NVMe
关键参数示例：
DDR5 速率：4800 MT/s
PCIe 链路：Gen4 x4
HPS 侧 AXI 位宽：256 bit
DMA 突发长度：256 Byte常见误区：很多初学者先分别调通 HPS、DDR5、PCIe，再直接拼在一起，结果出现“单独都能跑，合起来就挂”。原因通常是：DDR5 训练占用了 HPS 启动所需的时间窗口；PCIe 枚举依赖 HPS 的地址映射；Fabric 的 AXI 主端口与 HPS 争抢 DDR5 带宽。正确做法是先定义共享资源与优先级，再分模块验证。
学习建议：每章结束后，用一张纸画出“本节新增的连接与约束”，并标注时钟域和复位来源。30 章结束后，这张纸就是你的平台集成地图。遇到问题时，先回到地图上找断点，而不是盲目改代码。
本节建立了 Agilex 5 平台的整体认知：HPS、DDR5、PCIe 与 Fabric 四类对象通过 AXI、存储控制器和高速收发器紧耦合；学习目标是打通三条主线并形成“配置到复盘”的闭环；课程按认知、单点打通、联合调试、优化复盘五个阶段推进。接下来，你将进入具体的开发环境搭建与器件架构细节，把这张整体图逐步细化成可执行的工程约束。