Agilex高速收发器与PCIe联合调试实战 - 第1节
1. Agilex架构概述
Agilex 系列是 Intel 基于 10 nm SuperFin 工艺打造的新一代异构 SoC FPGA，其核心架构将 FPGA 可编程逻辑、四核/双核 Arm Cortex-A76 应用处理器、DSP 张量块以及 HSSI 高速串行接口集成在单一芯片上。与上一代 Arria 10 / Stratix 10 相比，Agilex 在每瓦性能、收发器速率和内存带宽上均有显著提升。
架构亮点：
- 10 nm SuperFin 工艺 — 相比 14 nm 工艺，核心电压降低 20%，动态功耗降低 40%。
- Arm Cortex-A76 硬核处理器 — 支持 64 位指令集，主频最高 1.8 GHz，集成 L1/L2 cache 和一致性总线。
- HSSI 高速串行接口 — 支持 1 Gbps 至 58 Gbps 的收发器速率，覆盖 PCIe Gen5、100G Ethernet、CPRI 等协议。
- PCIe 硬核 IP — 集成 PCIe Gen4/Gen5 硬核，支持 x16 配置，无需消耗 FPGA 逻辑资源。
- DSP 张量块 — 支持 INT8/FP16/BF16 等低精度计算，适用于 AI 推理和信号处理。
1.2 HSSI 高速串行接口模块
Agilex 的 HSSI（High-Speed Serial Interface）模块是连接 FPGA 与外部高速链路的核心物理层。每个 HSSI 通道包含独立的 PMA（物理介质适配层）和 PCS（物理编码子层），支持多种协议模式。
HSSI 关键特性
| 参数 | 规格 | 说明 |
|---|---|---|
| 最大数据速率 | 58 Gbps (PAM4) / 32 Gbps (NRZ) | 支持 100G/200G/400G 以太网 |
| PMA 架构 | TX 均衡 + RX CTLE/DFE | 自适应均衡，支持背板长走线 |
| PCS 功能 | 8B/10B、64B/66B、128B/130B 编码 | 支持 PCIe、Ethernet、CPRI 等协议 |
| 参考时钟 | 25 MHz / 100 MHz / 125 MHz | 片内 PLL 倍频至线速率 |
| 通道绑定 | 最多 24 通道绑定 | 用于 100G/200G 以太网 |
调试提示： 在联合调试时，建议先使用 HSSI 内部回环模式（Loopback）验证 PMA 和 PCS 的连通性，再切换到外部链路。回环模式可通过 HSSI 的
rx_serial_loopback 寄存器使能。
1.3 PCIe 硬核 IP 与软核 IP 的区别
Agilex 同时提供 PCIe 硬核 IP（Hard IP）和 PCIe 软核 IP（Soft IP）两种实现方式。硬核 IP 是芯片内部固定的专用电路，软核 IP 则使用 FPGA 可编程逻辑实现。两者在性能、资源占用和灵活性上有本质差异。
核心对比
| 对比维度 | PCIe 硬核 IP | PCIe 软核 IP |
|---|---|---|
| 实现方式 | 专用硬化电路 | FPGA 逻辑 + 查找表 |
| 最大速率 | Gen5 x16 (32 GT/s per lane) | Gen3 x8 (8 GT/s per lane) |
| FPGA 逻辑消耗 | 0 LUTs / 0 寄存器 | 约 15k~30k LUTs + 20~40 个 M20K |
| 延迟 | 固定低延迟 (~50 ns) | 较高 (~150~300 ns) |
| 协议支持 | Gen4/Gen5 完整协议栈 | Gen1/Gen2/Gen3 子集 |
| 灵活性 | 固定功能，不可修改 | 可定制 TLP 处理、BAR 映射 |
| 适用场景 | 高性能计算、NVMe、GPU 互联 | 嵌入式系统、低速率控制通道 |
选型建议： 对于需要高带宽、低延迟的 PCIe 应用（如数据采集卡、AI 加速卡），必须使用硬核 IP。软核 IP 适合原型验证或对速率要求不高的控制链路。注意：Agilex 的硬核 IP 不支持 Gen5 以下速率降级为软核使用。
1.4 本章小结
- Agilex SoC FPGA 采用 10 nm SuperFin 工艺，集成 Arm Cortex-A76、HSSI 高速收发器和 PCIe 硬核 IP。
- HSSI 模块支持 1~58 Gbps 速率，PMA+PCS 分层设计，可配置为多种协议模式。
- PCIe 硬核 IP 零逻辑消耗、低延迟、支持 Gen5；软核 IP 灵活但消耗大量逻辑资源，仅适合 Gen3 及以下速率。
- 联合调试时，优先使用硬核 IP 保证链路稳定性，软核 IP 用于定制化控制通道。