4. CDC路径约束基础
在数字集成电路设计中，静态时序分析（STA）是验证设计能否在目标频率下稳定工作的核心手段。而STA的一切计算，都建立在时序约束之上。对于跨时钟域（CDC）路径而言，约束的意义尤为特殊：它既决定了工具如何“看待”这些路径，也直接影响综合与实现阶段对它们的优化策略。理解CDC路径约束的基础，是后续正确设置False Path、Max Delay、Min Delay等约束的前提。
一、时序约束的作用：告诉工具“什么是正确的”
时序约束本质上是一组描述设计意图的声明。它告诉综合与实现工具：时钟的频率和波形是什么、输入输出信号的到达时间如何、哪些路径需要被检查、哪些路径不需要被检查。没有约束，工具只能按照默认假设进行优化，往往导致过度约束或约束不足。
对于CDC路径，约束的作用体现在三个层面：
- 定义时钟关系：明确源时钟与目的时钟的频率、相位、是否同源，工具据此判断路径是否属于异步关系。
- 控制优化力度：对异步路径，工具不应按同步路径的建立/保持要求去优化，否则会浪费面积和功耗，甚至引入不必要的逻辑。
- 指导时序例外：通过False Path、Max Delay等例外约束，将CDC路径从常规时序检查中“豁免”或“特殊对待”。
二、时钟定义：CDC分析的起点
时钟定义是时序约束的第一件事。在SDC（Synopsys Design Constraints）中，使用create_clock定义时钟的周期与波形，使用create_generated_clock定义分频、倍频或门控时钟。对于CDC设计，还需要特别关注时钟是否同源、是否存在固定相位关系。
# 定义两个异步时钟
create_clock -name clk_a -period 10 [get_ports clk_a]
create_clock -name clk_b -period 6.667 [get_ports clk_b]
# 定义生成时钟（分频）
create_generated_clock -name clk_div -source [get_ports clk_a] \
-divide_by 2 [get_pins div_reg/Q]
# 声明时钟组为异步
set_clock_groups -asynchronous \
-group {clk_a} -group {clk_b}其中set_clock_groups -asynchronous是最常用的异步时钟声明方式。它告诉工具：这两个时钟组之间的路径不需要做时序检查。但要注意，这并不等于“路径不存在”，而是“路径不被时序检查”，CDC结构本身仍需通过同步器保证功能正确。
三、建立时间与保持时间：同步路径的检查基准
建立时间（Setup Time）要求数据在时钟有效沿到来之前保持稳定的最小时间；保持时间（Hold Time）要求数据在时钟有效沿之后继续保持稳定的最小时间。STA正是基于这两个要求，计算数据到达时间与时钟到达时间之间的关系。
对于同步路径，工具会检查：
- 建立检查：数据到达时间 + 建立时间 ≤ 时钟到达时间 + 时钟周期
- 保持检查：数据到达时间 ≥ 时钟到达时间 + 保持时间
但对于CDC路径，源时钟与目的时钟没有固定相位关系，建立/保持检查失去意义。此时若仍按同步路径检查，工具会报告大量无法收敛的违例，或者为了“修复”这些违例而插入不必要的缓冲器，反而破坏CDC同步器的结构。
四、跨时钟域路径的约束需求：分类与策略
CDC路径并非只有一种类型，约束需求也因路径性质而异。常见的CDC路径可分为以下几类，每类对应不同的约束策略：
| 路径类型 | 典型结构 | 约束策略 | 注意事项 |
|---|---|---|---|
| 异步数据路径 | 两级触发器同步器 | set_clock_groups -asynchronous | 同步器内部路径不可被优化掉 |
| 异步控制路径 | 握手信号、脉冲同步 | set_false_path 或 set_max_delay | 需保证脉冲宽度足够被采样 |
| 异步FIFO指针 | 格雷码指针同步 | set_max_delay -datapath_only | 限制指针路径延迟，防止多比特偏斜 |
| 复位同步路径 | 复位同步器 | set_false_path | 复位释放需同步，断言可异步 |
| 准同步路径 | 同源但频率不同 | 按实际相位关系约束 | 需确认是否存在固定相位关系 |
从表中可以看出，CDC路径约束的核心思路是：先分类，再约束。不能简单地对所有跨时钟域路径一律设置False Path，否则可能掩盖真正的时序问题；也不能一律按同步路径约束，否则会导致工具过度优化。
五、案例场景：一个典型的CDC约束配置
假设一个设计中有两个异步时钟clk_core（200MHz）和clk_uart（50MHz），数据从core域通过两级触发器同步器传递到uart域。约束文件应包含：
# 1. 定义时钟
create_clock -name clk_core -period 5 [get_ports clk_core]
create_clock -name clk_uart -period 20 [get_ports clk_uart]
# 2. 声明异步时钟组
set_clock_groups -asynchronous \
-group {clk_core} -group {clk_uart}
# 3. 对同步器内部路径设置max_delay（可选，用于控制偏斜）
set_max_delay -from [get_pins sync_reg1/Q] \
-to [get_pins sync_reg2/D] 2.0
# 4. 对复位同步器设置false_path
set_false_path -from [get_ports rst_n] \
-to [get_pins rst_sync_reg1/D]这个配置中，set_clock_groups解决了大部分CDC路径的检查豁免问题，set_max_delay用于控制同步器内部路径的延迟，set_false_path用于复位路径。三者配合，既避免了无效违例，又保留了必要的控制。
set_clock_groups -asynchronous就万事大吉。实际上，该约束只影响时序检查，不改变综合与实现工具对路径的优化行为。如果同步器被工具优化（如合并、删除），CDC功能将失效。因此，通常还需要配合set_dont_touch或set_keep等属性保护同步器结构。
六、复盘与要点总结
CDC路径约束基础可以归纳为四个要点：
- 时钟定义是前提：没有准确的时钟定义，后续所有约束都无从谈起。异步时钟组声明是CDC约束的第一步。
- 建立/保持检查不适用于异步路径：强行检查只会产生大量伪违例，浪费优化资源。
- 约束策略因路径类型而异：数据路径、控制路径、FIFO指针、复位路径各有不同的约束需求，不能一刀切。
- 约束不等于保护：时序例外约束只影响STA，不保证CDC结构不被优化。同步器需要额外的物理保护手段。
掌握这些基础后，才能进一步理解False Path的精确使用、Max Delay的取值方法，以及同步链设计中如何通过约束保证多级同步器的正确性。