3. Chiplet架构与互连技术
Chiplet设计的核心挑战在于如何将多个异构裸片（Die）高效地组合成一个在功能与性能上等效于单芯片的系统。这不仅仅是物理层面的堆叠，更关键的是在逻辑层面建立一套高效的“通信协议”。本章将深入剖析Chiplet互连的三层技术栈：物理层接口标准（UCIe、BoW、AIB）、传输层架构（片上网络NoC）以及承载这些互连的物理载体（硅中介层）。理解这三者之间的协同关系，是进行Chiplet系统设计的基石。
3.1 三大Die-to-Die接口标准：UCIe、BoW与AIB
接口标准是Chiplet互连的“语言”。目前业界主要存在三种具有影响力的Die-to-Die接口标准，它们分别由不同的产业联盟或公司主导，在设计目标、物理实现和生态支持上存在显著差异。
3.1.1 核心原理与定位
UCIe (Universal Chiplet Interconnect Express) 由Intel牵头，联合AMD、ARM、Google、Microsoft、Qualcomm等巨头共同推出，旨在建立统一的Chiplet互连规范。它定义了从物理层（PHY）、链路层（Link Layer）到协议层（Protocol Layer）的完整栈。UCIe支持两种封装形态：标准封装（Standard Package）和先进封装（Advanced Package）。前者基于有机基板，凸点间距为100µm-200µm，带宽密度较低；后者基于硅中介层或类似技术，凸点间距可缩小至25µm-45µm，能提供极高的带宽密度（每平方毫米可达数百GB/s）。
BoW (Bunch of Wires) 由Open Compute Project (OCP) 旗下的开放域特定架构（ODSA）项目推动。BoW的设计哲学是“简单、开放、低成本”。它不强制规定复杂的协议栈，而是专注于物理层的裸线互连，将协议处理留给上层逻辑实现。BoW支持多种凸点间距（如40µm、25µm），通过并行总线方式传输数据，非常适合对延迟极其敏感且不需要复杂协议转换的场景。
AIB (Advanced Interface Bus) 由Intel最早提出并开源，是UCIe的前身之一。AIB定义了物理层标准，包括时钟转发机制、数据位宽配置和电气特性。AIB的优势在于其成熟度和开放性，许多早期的Chiplet原型设计都基于AIB。然而，AIB在标准化程度上不如UCIe，尤其是在链路层和协议层方面，留给设计者的自由度较大，这既是灵活性也是碎片化的来源。
3.1.2 判断方法与选型依据
在实际工程中，选择哪种接口标准取决于系统级目标。以下表格总结了关键对比维度：
| 对比维度 | UCIe | BoW | AIB |
|---|---|---|---|
| 协议栈完整性 | 物理层+链路层+协议层 | 仅物理层 | 仅物理层 |
| 最大带宽密度 | 高 (先进封装模式) | 中 | 中 |
| 生态支持 | 极强 (几乎所有大厂) | 中等 (OCP社区) | 较弱 (Intel主导) |
| 设计复杂度 | 高 (需完整协议栈) | 低 (裸线直连) | 低 |
| 适用场景 | 高性能计算、通用计算 | 定制化、低延迟互连 | 原型验证、特定IP集成 |
选型时，若追求长期生态兼容性和标准化，UCIe是首选；若项目需要极致的低延迟且团队有能力自行定义高层协议，BoW可能更合适；若仅用于内部IP互连且希望快速集成，AIB仍是一个可行的选项。
3.1.3 案例拆解：基于UCIe的异构计算引擎设计
背景与约束： 某AI芯片公司计划推出一款面向自动驾驶的高算力芯片，目标算力为200 TOPS，功耗预算为150W。由于单片SoC的良率与成本问题，决定采用Chiplet方案，将逻辑计算单元与高速缓存/存储控制单元分离。
初始目标与现象： 设计初期，团队评估了AIB和BoW方案。AIB虽然成熟，但缺乏对缓存一致性的硬件支持，导致CPU与加速器之间的数据同步需要大量软件干预，性能损失约15%。BoW方案则需要团队自研复杂的流控协议，开发周期预计延长6个月。
分析判断过程： 团队最终选择UCIe标准。利用UCIe定义的基于PCIe/CXL的协议层映射，可以直接支持缓存一致性。通过UCIe先进封装模式（硅中介层），在计算Die与存储Die之间建立了高达2TB/s的带宽通道，有效缓解了“内存墙”问题。
实际操作步骤： 1. 使用UCIe PHY IP核，配置为x16宽度，凸点间距40µm。2. 在链路层启用CRC校验与重传机制，确保数据完整性。3. 在协议层映射到CXL.io和CXL.cache协议，实现硬件级缓存一致性。4. 通过NoC将UCIe端口连接到各个计算簇。
结果对比与复盘： 最终芯片实测性能达到190 TOPS，功耗145W，满足设计目标。与AIB方案相比，软件开销显著降低；与BoW方案相比，开发周期缩短了4个月。复盘发现，UCIe的链路训练时间（Link Training）在早期原型中长达数毫秒，通过调整PHY的均衡器系数和参考时钟的抖动指标，最终将训练时间压缩至500µs以内。
3.2 片上网络（NoC）与中介层互连的协同设计
如果说接口标准是“语言”，那么NoC就是“思维中枢”，而硅中介层则是承载这些通信的“城市道路”。三者必须协同设计，才能构建一个高效、可靠的Chiplet系统。
3.2.1 核心原理：NoC的角色与中介层的物理约束
NoC 在Chiplet中承担着全局通信骨架的角色。它不同于传统的总线或交叉开关，而是采用网络化的路由方式。数据被封装为数据包（Packet），通过路由器（Router）和网络接口（Network Interface）在多个节点间传输。NoC的关键优势在于可扩展性和并行性。在Chiplet场景下，NoC需要跨越Die边界，这意味着NoC的设计必须与Die-to-Die接口的延迟和带宽特性相匹配。例如，一个跨Die的NoC数据包，其端到端延迟不仅包含路由跳数，还必须包含串行化延迟（Serialization Delay）和链路传输延迟。
硅中介层 是实现高密度互连的物理基础。它是一块无源硅片，通过纳米级的光刻工艺在上层形成极细的金属布线（L/S可达0.4µm/0.4µm），并通过硅通孔（TSV）实现上下层电气连接。中介层的主要作用有两个：一是提供远超有机基板的布线密度，使得Die之间的互连宽度可以达到数千甚至数万根信号线；二是提供均匀的热膨胀系数（CTE）匹配，减少由于热应力导致的可靠性问题。
3.2.2 设计流程与判断方法
NoC与中介层的协同设计需要遵循以下流程：
- 流量建模： 首先分析Chiplet系统中各个Die之间的通信流量矩阵（Traffic Matrix），识别出高带宽、低延迟的关键路径。
- NoC拓扑选择： 根据流量模型选择NoC拓扑，如Mesh、Torus或自定义混合拓扑。对于Chiplet，通常采用Die内Mesh + Die间直连的混合拓扑。
- 中介层布线规划： 根据NoC路由器端口的位置和Die的物理尺寸，规划中介层上的信号布线通道。需要特别关注TSV的位置，因为它会占用Die的硅面积（即TSV Keep-out Zone）。
- 时序收敛与信号完整性分析： 中介层上的布线虽然短，但在极高数据率下（如UCIe的16Gbps/pin），信号完整性问题（如串扰、反射）依然不可忽视。需要进行3D电磁场仿真。
3.2.3 实战场景：解决跨Die NoC拥塞问题
场景描述： 在一款集成4个计算Die和2个存储Die的Chiplet处理器中，测试发现当所有计算Die同时访问共享的L4缓存时，通过硅中介层连接存储Die的UCIe链路利用率达到95%，但有效带宽仅为理论值的60%。
关键数据与日志： 通过NoC的性能计数器发现，数据包在源Die的网络接口（NI）处平均排队时间高达120ns，而在目标Die的NI处排队时间仅为20ns。进一步分析流量日志，发现大量数据包是64字节的小包，导致UCIe链路的分组开销（Packet Overhead）占比过高。
分析判断过程： 问题根源在于NoC的数据包大小与UCIe链路的最大传输单元（MTU）不匹配。UCIe链路层虽然支持最大256字节的传输，但NoC默认配置为64字节的流控制单元（Flit），导致每个Flit都需要独立的链路层头尾开销。
实际操作步骤： 1. 修改NoC路由器的Flit大小配置，将数据包聚合为256字节。2. 在NoC网络接口处增加一个轻量级的“打包/解包”逻辑，将多个小请求合并为一个大的UCIe事务。3. 调整UCIe链路层的电源管理策略，避免频繁进入低功耗状态而增加唤醒延迟。
结果对比： 优化后，UCIe链路利用率降至80%，但有效带宽提升至理论值的88%。端到端延迟从平均180ns降低至110ns。复盘经验：在Chiplet设计中，NoC的Flit大小与Die-to-Die接口的MTU必须进行联合优化，这是性能调优的关键一环。
3.3 常见误区与设计复盘
在Chiplet互连设计中，工程师常陷入以下误区，导致项目延期或性能不达标。
- 误区一：将Die-to-Die接口视为普通的高速SerDes。 实际上，UCIe/BoW等接口是并行总线，对时钟同步和偏移（Skew）要求极高。设计时必须严格遵循接口规范中的布线等长要求，并利用接口IP提供的训练序列进行眼图优化。
- 误区二：忽视中介层的电源完整性。 中介层上的高密度布线会导致IR Drop问题，尤其是在同时翻转大量信号线时。必须在中介层上规划足够的电源/地平面或网格，并放置去耦电容（通常使用深沟槽电容）。
- 误区三：NoC设计独立于物理封装。 NoC的路由算法和缓冲区大小必须考虑Die-to-Die链路的延迟特性。如果链路延迟远大于Die内部路由延迟，NoC的流控机制（如信用制）需要更大的缓冲区来维持吞吐量。