2. 基础知识
在进入具体的尺寸检查与规则编写之前，先把这一章涉及的五个核心概念厘清：TSV、转接层、关键尺寸、DRC、制造可行性。它们不是孤立术语，而是一条从“结构”到“规则”再到“能不能做出来”的完整链条。理解这条链条，后续所有检查项才有落脚点。
一、TSV：穿透硅片的垂直互连
TSV（Through-Silicon Via，硅通孔）是在硅片或玻璃等衬底上制作垂直导电通道的工艺。它把原本只能在平面内绕行的信号，改为“上下直连”，从而缩短互连长度、降低寄生参数、提升带宽密度。TSV 的典型参数包括：直径、深度、深宽比（AR = 深度/直径）、侧壁角度、绝缘层厚度、阻挡层/种子层厚度、填充铜的空洞率等。
按制作顺序，TSV 常分为 via-first、via-middle、via-last 三类；按暴露方式，又分为正面露头与背面露头。不同方式直接影响后续转接层的对准余量和最小间距规则。例如 via-middle 通常在 FEOL 之后、BEOL 之前形成，热预算受限；via-last 则在金属层之后形成，对已有结构的保护要求更高。
二、转接层：TSV 的承载与再布线平台
转接层（Interposer）是介于芯片与封装基板之间的一层中介结构，通常由硅、玻璃或有机材料制成。它内部包含 TSV 和 RDL（再布线层），负责把芯片上密集的微凸点扇出到基板可接受的间距。转接层的常见术语包括：
- RDL：再布线层，用于横向走线与焊盘重分布，常见线宽/线距为 0.4/0.4 μm 到 2/2 μm。
- 微凸点（μBump）：芯片与转接层之间的连接点，直径通常 10～50 μm。
- C4 凸点：转接层与基板之间的连接点，直径通常 80～150 μm。
- TSV 着陆焊盘：TSV 顶部与 RDL 连接的金属盘，需满足覆盖与对准要求。
- 钝化开窗：暴露焊盘的开口，其尺寸决定可接触面积。
转接层的关键价值在于“扇出”和“隔离”：它把细间距芯片互连转换为粗间距封装互连，同时通过 TSV 提供垂直供电与接地回路。因此，转接层的 DRC 不仅要看单层图形，还要看跨层对准、TSV 与 RDL 的套刻误差、以及凸点与焊盘的包含关系。
三、关键尺寸：决定电学与工艺窗口的几何量
关键尺寸（Critical Dimension, CD）在 TSV 转接层语境下，通常指那些对电性能、可靠性或良率有直接影响的几何参数。常见的关键尺寸清单如下：
| 类别 | 关键尺寸 | 典型关注点 |
|---|---|---|
| TSV | 直径、深度、深宽比 | 填充能力、电阻、应力 |
| RDL | 线宽、线距、厚度 | 电流密度、串扰、阻抗 |
| 焊盘 | 直径、开窗、间距 | 对准余量、焊接可靠性 |
| 凸点 | 直径、高度、间距 | 共面性、桥连风险 |
| 对准 | 套刻误差、覆盖偏移 | 短路/开路、接触电阻 |
这些尺寸并非越小越好。例如 RDL 线宽缩小可以提升布线密度，但会推高电阻和电迁移风险；TSV 直径缩小可以提升密度，但深宽比上升导致填充空洞。因此，关键尺寸的确定必须与工艺能力、电学要求和可靠性目标三方对齐。
四、DRC：设计规则检查的逻辑
DRC（Design Rule Check）是把制造能力翻译成几何约束，并用软件自动检查版图是否违规。它的基本逻辑是：从版图中提取几何图形，按规则逐条比对，输出违规坐标与规则编号。TSV 转接层的 DRC 通常包含以下几类规则：
- 宽度/间距规则：最小线宽、最小线距、最小面积、最小孔洞。
- 包围/覆盖规则：TSV 被焊盘包围、焊盘被钝化开窗包围、凸点被 UBM 包围。
- 对准/套刻规则：层间偏移不得超过指定值。
- 密度规则：金属密度、TSV 密度在窗口内的上下限，防止 CMP 碟形凹陷或蚀刻负载效应。
- 天线/ESD 规则：与 TSV 相连的金属面积比例限制。
下面是一段简化的 DRC 规则描述示例，用于说明规则如何表达：
# TSV 转接层 DRC 规则片段（示意）
TSV.DIAMETER >= 8um
TSV.SPACE >= 4um
TSV.ENCLOSURE_BY.PAD >= 1.5um
PAD.ENCLOSURE_BY.PASSIVATION >= 2um
RDL.WIDTH >= 0.8um
RDL.SPACE >= 0.8um
RDL.DENSITY_WINDOW(100um x 100um) BETWEEN 30% AND 70%
ALIGN.TSV_TO_RDL <= 0.5um
注意，规则中的数值不是凭空而来，而是来自工艺设计套件（PDK）和制造方的能力数据。DRC 通过不代表一定能制造，它只是必要条件。
五、制造可行性：从规则通过到良率可控
制造可行性（Manufacturability）比 DRC 更宽：它关注的是“在给定工艺、设备和成本下，能否稳定地做出目标良率”。DRC 是可行性的一个子集，但可行性还包含：
- 工艺窗口：曝光、蚀刻、沉积、CMP 的容差是否足够覆盖设计变异。
- 良率风险：TSV 空洞、RDL 断路、凸点桥连、对准偏移导致的短路。
- 测试可达性：关键节点是否可探测，是否影响后续 KGD（已知良好芯片）筛选。
- 成本与周期：层数、掩模数、TSV 密度对成本的影响。
六、应用场景与术语串联
把上述概念放进真实场景：在 2.5D 封装中，GPU 与 HBM 并排放在硅转接层上，GPU 通过 RDL 与 HBM 互连，转接层通过 TSV 把电源和地引到下方基板。此时，TSV 的直径和间距决定供电能力，RDL 的线宽线距决定信号密度，微凸点间距决定组装难度，而 DRC 则确保这些图形在光刻和蚀刻中不会互相干扰。
下图把 TSV、转接层、关键尺寸、DRC 与制造可行性之间的关系串成一条链，帮助建立整体认知：
回到实际工作流：拿到一个转接层版图后，先确认 TSV 与 RDL 的关键尺寸是否落在 PDK 允许范围内，再跑 DRC 检查几何违规，最后结合工艺窗口和良率数据判断制造可行性。这三步的顺序不能颠倒，因为 DRC 的规则值本身来自关键尺寸与工艺能力的交集。