3. 先进逻辑工艺节点演进
从22nm节点引入FinFET开始，逻辑器件经历了从平面到立体的第一次跃迁；到3nm节点附近，GAA（Gate-All-Around，环绕栅极）纳米片器件开始接棒。器件结构每一次变化，都会把刻蚀推到更苛刻的边界：从“刻出鳍”到“刻出片”，从“控制侧壁角度”到“控制原子层厚度”，刻蚀不再只是图形转移，而是决定器件电学性能的核心工艺。
一、器件结构变化：从平面到FinFET再到GAA
平面MOSFET的沟道位于硅表面，栅极从上方单面控制。当栅长缩短到20nm附近，栅极对沟道的静电控制迅速减弱，出现短沟道效应：漏端电场穿透到源端，导致关态漏电增大、阈值电压漂移。FinFET把沟道做成垂直薄鳍，栅极从三面包裹鳍片，控制能力显著增强。但鳍宽继续缩小后，鳍的机械强度和驱动电流又成为瓶颈。
GAA纳米片则把沟道做成水平堆叠的薄片，栅极从四面包裹每一片沟道，实现全环绕静电控制。典型GAA结构包含3～4层Si/SiGe交替外延、内侧墙（inner spacer）、高k金属栅以及源漏外延。其关键尺寸包括纳米片厚度（约5～7nm）、片间距（约8～12nm）、栅长（约12～16nm）和片宽（约15～40nm）。这些参数直接决定了刻蚀必须达到的精度等级。
二、关键刻蚀挑战：高深宽比与原子层精度
FinFET阶段最典型的挑战是鳍刻蚀。鳍高约40～60nm，鳍宽仅6～8nm，深宽比可达8:1～12:1。刻蚀需要获得接近90°的侧壁、极低的线边缘粗糙度（LER）和底部无微沟槽。若侧壁角度偏差1°，鳍宽在高度方向就会产生数纳米差异，直接导致器件阈值电压分布展宽。
GAA阶段则把挑战推向原子层精度。纳米片释放需要选择性去除SiGe牺牲层，同时保留Si沟道，选择比要求通常大于100:1。内侧墙刻蚀需要在水平方向精确控制深度（约5～8nm），过刻会损伤源漏外延，欠刻则导致栅极与源漏短路。此外，片厚仅5～7nm，任何几埃的过刻都可能穿透沟道。
典型GAA刻蚀步骤与关键参数：
1. Si/SiGe 超晶格外延 → 片厚 5~7nm，Ge 浓度 25~30%
2. 鳍/片图形刻蚀 → 深宽比 10:1+，侧壁角 88~90°
3. 内侧墙刻蚀 → 横向深度 5~8nm，选择比 >100:1
4. SiGe 牺牲层释放 → 湿法/干法选择性去除，Si 损失 <0.5nm
5. 高k金属栅填充 → 环绕间隙 <3nm，无空洞三、工艺窗口需求：从“能刻”到“刻得准、刻得稳”
工艺窗口（Process Window）是刻蚀能否量产的核心判据。随着节点演进，窗口不断收窄。下表对比了平面、FinFET和GAA三个阶段的典型刻蚀窗口需求。
| 参数 | 平面（~28nm） | FinFET（~7nm） | GAA（~3nm） |
|---|---|---|---|
| 关键尺寸（CD） | ~30nm | ~8nm | ~5nm |
| 深宽比 | 2:1 | 10:1 | 15:1（片间） |
| 侧壁角容差 | ±3° | ±1° | ±0.5° |
| 选择比要求 | >20:1 | >50:1 | >100:1 |
| CD均匀性（3σ） | <5% | <3% | <1.5% |
| 刻蚀损伤容忍 | 较高 | 中等 | 极低（<0.5nm） |
四、案例与复盘：GAA片释放刻蚀的窗口偏移
某3nm GAA项目中，片释放刻蚀在研发阶段选择比达到120:1，但量产时出现片厚减薄0.8nm、阈值电压漂移30mV的问题。复盘发现：晶圆边缘温度比中心高约4℃，导致SiGe去除速率偏快；同时腔体聚合物沉积随RF小时数增加，使选择比从120:1降至80:1。最终通过分区温控、RF小时数补偿和终点检测优化，将片厚均匀性从3σ 0.9nm改善到0.4nm。
实操建议：GAA刻蚀窗口验证不能只看中心片。必须把片厚、片间距、内侧墙深度作为SPC关键参数，按晶圆半径分区监控；同时将腔体状态（RF小时、聚合物厚度）纳入前馈补偿模型。
常见误区：把FinFET的刻蚀窗口直接套用到GAA。FinFET允许的侧壁角偏差和CD均匀性在GAA中往往超标2～3倍；此外，GAA的片释放是“横向选择性刻蚀”，与FinFET的“纵向高深宽比刻蚀”在机理和终点判断上完全不同，不能沿用同一套OES终点算法。
总体来看，从FinFET到GAA，刻蚀的核心任务从“高深宽比图形转移”升级为“原子层级选择性去除与保护”。工艺窗口不再只是CD和角度的范围，而是包含选择比、片厚均匀性、损伤深度和腔体状态漂移的多维约束。理解这些约束，是后续Recipe开发和量产验证的基础。