4. 星载FPGA设计流程与优化切入点
星载FPGA的设计流程与地面商用FPGA项目在阶段划分上大体一致，但每个阶段的约束来源和优化目标差异很大。地面项目通常以时序收敛、面积和功耗为三角约束，而星载项目还要叠加抗辐射加固、单粒子翻转（SEU）容忍、温度范围、功耗上限和可靠性冗余等要求。这些要求不是到后端才补进去的，而是从需求阶段就要转化为可执行的约束，并贯穿RTL、综合、布局布线和比特流生成全过程。理解每个阶段“能改什么、不能改什么”，是识别性能瓶颈与资源热点的前提。
一、需求到RTL：把系统指标翻译成可综合约束
需求阶段最容易被忽视的，是“指标到约束”的翻译质量。例如任务要求某数据处理链路吞吐率不低于200 Mbps、端到端延迟不超过50 μs、工作时钟100 MHz，那么RTL阶段至少要确定：数据位宽、流水线级数、跨时钟域处理方式、存储访问带宽。假设数据位宽为16 bit，100 MHz时钟下每周期处理1个样点，理论吞吐率为1.6 Gbps，远高于200 Mbps，说明瓶颈不在计算单元，而可能在接口或存储带宽。此时若盲目增加并行度，只会浪费逻辑资源。
RTL阶段应重点做三件事：第一，明确时钟域划分，星载设计中常存在遥测遥控低速域、载荷数据高速域和系统管理域，跨域信号必须用同步器或异步FIFO；第二，控制组合逻辑深度，避免单周期内出现长进位链或大位宽比较器；第三，对存储器做合理推断，区分分布式RAM、块RAM和寄存器堆，避免综合工具把大容量数组错误映射为触发器。一个常见教学示例是：将64×16 bit的查找表写成二维数组并加复位，综合后可能被推断为触发器而非块RAM，资源消耗从1个BRAM变成1024个FF，这就是典型的RTL级资源热点。
二、综合：逻辑映射与资源热点的第一次显影
综合把RTL映射为目标器件的LUT、FF、BRAM、DSP等原语，同时完成初步优化。星载FPGA常用的抗辐射加固手段，如三模冗余（TMR）、纠错编码（ECC）、看门狗，通常在这一阶段以综合属性或代码结构体现。综合报告是识别资源热点的第一手资料，重点看四类信息：LUT与FF比例、BRAM/DSP占用率、关键路径延迟估计、以及是否有大量逻辑被映射为分布式RAM。
以某Xilinx Kintex-7系列器件为例，若综合报告显示某模块消耗了器件80%的LUT但仅使用10%的FF，说明该模块以组合逻辑为主，可能是大位宽译码器或未流水化的运算单元。此时可采取的措施包括：插入流水线寄存器、把大位宽比较拆成多级、用DSP替换乘法器阵列。若BRAM占用率超过70%，则要检查是否存在小容量数组被过度实例化，或是否可以用一个BRAM实现多端口访问。综合阶段的优化原则是“先结构、后属性”，即优先改RTL结构，再考虑综合选项。
三、布局布线与比特流：物理资源与时序的最终博弈
布局布线把综合后的网表映射到具体物理位置并连接布线资源。星载FPGA的布局布线有两个特殊约束：一是抗辐射加固逻辑要求关键寄存器物理分散，避免单粒子多位翻转同时打翻冗余副本；二是热点和功耗密度要求高翻转率模块不要过度集中。这些约束会与面积和时序目标冲突，因此布局布线阶段常出现“时序收敛但资源利用率过高”或“资源够用但关键路径差0.3 ns”的反复。
判断瓶颈位置的方法很直接：看布局布线后的时序报告，若关键路径集中在某个模块内部，说明该模块逻辑深度过大，应回到RTL或综合阶段优化；若关键路径跨越多个模块，说明布局分散或布线拥塞，应调整区域约束或模块划分。比特流生成是最后一步，但并非“不可优化”。比特流中包含了配置存储器的初始值，若设计使用了部分重配置，则比特流划分方式会影响重配置粒度和抗辐射刷新的效率。对于星载应用，通常还要生成用于刷新配置存储器的比特流副本，并验证其校验和。
四、各阶段优化切入点与判据
把上述流程串起来看，优化切入点可以按“改动成本”排序：RTL阶段改动成本最低、收益最大，但需要设计者理解硬件结构；综合阶段改动成本中等，主要靠属性和原语替换；布局布线阶段改动成本最高，通常只调整约束和区域划分；比特流阶段几乎不改变逻辑功能，只影响配置和刷新策略。因此，一个实用的工程原则是：能在RTL解决的问题，不要留到综合；能在综合解决的问题，不要留到布局布线。
为了便于在项目中快速判断，下面给出一份简化的阶段检查表，字段只保留星载FPGA设计真正需要的判据：
| 阶段 | 关键输入 | 主要操作 | 观察指标 | 瓶颈判据 | 优化方向 |
|---|---|---|---|---|---|
| 需求→RTL | 吞吐率、延迟、时钟、抗辐射等级 | 时钟域划分、位宽与流水线设计、存储推断 | 资源预算表、跨域信号清单 | 预算超支或跨域未同步 | 改结构、加同步器、调整位宽 |
| 综合 | RTL代码、约束文件、加固要求 | 逻辑映射、TMR/ECC插入、属性设置 | LUT/FF/BRAM/DSP占用率、路径延迟 | LUT>80%或BRAM>70% | 替换原语、改综合属性、重构逻辑 |
| 布局布线 | 网表、物理约束、区域规划 | 布局、布线、时序收敛 | 时序报告、拥塞图、功耗密度 | 关键路径跨模块或布线拥塞 | 区域约束、模块重划分、降频 |
| 比特流 | 布线后设计、刷新策略 | 比特流生成、部分重配置划分、校验 | 比特流大小、校验和、重配置粒度 | 刷新时间超限或校验失败 | 调整划分、优化刷新周期 |
五、一个教学示例：从200 Mbps到资源热点
假设某星载载荷数据处理模块要求：输入16 bit@100 MHz，完成3×3卷积后输出，吞吐率不低于200 Mbps，延迟不超过50 μs。RTL阶段若直接写成单周期组合卷积，综合后关键路径可能达到8～10 ns，无法在100 MHz下收敛。此时应插入两级流水线：第一级做乘加，第二级做累加和截位。综合报告显示DSP占用从0变为9个，LUT增加约15%，但关键路径降到4.2 ns，满足时序。若进一步发现BRAM占用率从30%升到75%，原因是行缓存被推断为块RAM，可改用分布式RAM或调整行缓存深度，把BRAM释放给其他模块。这个示例说明：性能瓶颈和资源热点往往同时出现，优化时要看整体平衡，而不是只盯一个指标。
总结来看，星载FPGA设计流程的每个阶段都有明确的优化对象和判据：需求阶段翻译约束，RTL阶段控制结构与存储推断，综合阶段看资源映射与加固插入，布局布线阶段解决物理与时序冲突，比特流阶段保证配置可靠与刷新可行。把“改动成本”和“瓶颈判据”结合起来，就能在项目中快速定位该回到哪一阶段、改什么、改到什么程度。