2. 星载FPGA器件选型与资源模型
星载FPGA的选型不是“挑一颗容量最大的芯片”这么简单。它同时受制于空间辐射环境、系统功耗与散热、封装与可靠性等级、可采购性以及成本。更关键的是，选型一旦冻结，后续所有资源优化都被限制在一个固定的资源池里：LUT、FF、BRAM、DSP、URAM的数量与比例、时钟资源、布线拥塞程度、可用I/O标准，都会成为设计的硬边界。因此，理解器件选型与资源模型，本质上是在为后续优化划定“可行域”。
一、抗辐射FPGA与COTS加固方案的本质差异
抗辐射FPGA（Rad-Hard / Rad-Tolerant）通常采用抗辐射工艺或加固单元库，配置存储器具备抗单粒子翻转（SEU）能力，典型代表如Xilinx XQR系列、Microchip RTG4、以及部分宇航级SoC FPGA。它们的优势在于：总剂量（TID）耐受可达100 krad(Si)以上，单粒子锁定（SEL）免疫或高阈值，配置区不易被翻转，且厂商提供宇航级筛选、QML-V等级与辐射测试报告。代价是：同工艺节点下逻辑容量偏小、主频偏低、单价高、供货周期长、工具链版本相对保守。
COTS加固方案则选用商用现货器件（如Kintex-7、Zynq-7000、Artix-7等），通过系统级手段提升可靠性：三模冗余（TMR）加固关键寄存器、配置存储器定期回读与刷洗（Scrubbing）、EDAC保护BRAM、看门狗与电源监控、局部屏蔽与降额使用。其优势是资源密度高、单位逻辑成本低、主频高、生态成熟；代价是加固开销直接吃掉可用资源，且需要额外的刷新控制器、EDAC逻辑与验证工作量。
二、资源抽象：把器件手册翻译成设计约束
FPGA资源不能只看“多少万门”。真正约束设计的是五类可综合资源：
- LUT：实现组合逻辑。6输入LUT可等效为64×1的查找表，是逻辑容量的基本单位。LUT利用率超过70%后，布线延迟和拥塞会显著上升。
- FF：触发器，实现时序存储。FF与LUT的比例决定流水线深度与寄存器级数。COTS做TMR时，关键路径FF数量通常要乘以3。
- BRAM：块状RAM，用于缓存、FIFO、查找表、帧缓冲。每块通常36 Kb，可配置为36位宽或两个18位宽。BRAM是星上图像与数据缓冲的主要资源。
- DSP：硬核乘法累加单元，用于滤波、FFT、波束成形、矩阵运算。DSP48E1/E2支持25×18乘法与48位累加。
- URAM：UltraScale系列特有的288 Kb大块RAM，容量大、功耗低，适合大容量数据缓存，但端口与级联方式与BRAM不同，不能简单互换。
以一颗中等规模COTS器件为例（示例假设）：约326K逻辑单元、约16万FF、约840块DSP、约445块BRAM（36Kb）、约0块URAM。若采用TMR加固，关键寄存器与组合逻辑实际可用量约为标称的1/3；若再叠加EDAC与刷新控制器，BRAM可用量还要扣除约5%～10%。这意味着选型时必须预留“加固税”。
三、选型对后续优化的边界影响
资源模型一旦确定，优化空间就被压缩为几个可操作的维度：
- 面积边界：LUT/FF余量决定能否插入流水线、能否展开循环、能否做并行化。余量不足时，只能改用时分复用，牺牲吞吐率。
- 存储边界：BRAM/URAM数量决定缓存深度与行缓冲策略。若BRAM不足，图像处理只能改为行流式处理，算法结构被迫改变。
- 算力边界：DSP数量决定乘法并行度。DSP不足时，需用LUT搭建分布式算术或采用CORDIC等迭代算法，时序与精度都会变化。
- 时序边界：器件速度等级与布线资源决定最高频率。抗辐射器件主频通常低于同节点COTS，流水线级数需要重新平衡。
- 功耗边界：静态功耗与动态功耗决定散热设计。COTS高密度器件在TMR后功耗上升，可能超出星上散热能力。
四、一个可操作的选型核对示例
下面给出一份简化的选型核对表（示例假设，用于说明方法而非实测结论）。假设任务为：在轨5年、低地球轨道、图像处理吞吐率要求200 Mpixel/s、功耗预算8 W、关键算法含3×3卷积与FFT。
| 核对项 | 抗辐射FPGA（示例） | COTS+TMR（示例） | 判断依据 |
|---|---|---|---|
| LUT需求 | 约120K，余量15% | 标称326K，TMR后约108K，余量不足 | 卷积并行度需降为1/2 |
| BRAM需求 | 约380块，余量12% | 标称445块，EDAC后约400块，余量5% | 行缓冲深度需缩减 |
| DSP需求 | 约600个，余量20% | 标称840个，TMR后约280个，严重不足 | FFT需改用CORDIC |
| 主频 | 约200 MHz | 约350 MHz | COTS时序余量更大 |
| 功耗 | 约6.5 W | TMR后约9 W，超预算 | 需降频或分区供电 |
| 刷洗开销 | 无需 | 需约3%逻辑与1个BRAM | 增加控制复杂度 |
从这张表可以看出：COTS方案在标称资源上占优，但TMR与EDAC的“加固税”会显著改变可用资源比例，尤其是DSP和FF。若任务对算力密度要求高，抗辐射器件反而可能因为无需TMR而获得更可预测的资源余量。选型时必须把加固开销提前计入资源预算，而不是先选大器件再补加固。
总结来说，抗辐射FPGA与COTS加固方案的分叉，最终会收敛到同一张资源模型上：LUT决定逻辑展开能力，FF决定流水线深度，BRAM/URAM决定缓存策略，DSP决定算力并行度，而加固开销、主频与功耗则共同压缩了可行域。选型不是优化的前置步骤，而是优化边界的第一道定义。理解这一点，后续的面积、时序、功耗优化才有明确的参照系。