4. FPGA架构与开发流程
星载FPGA实时信号处理系统的性能上限，首先由器件内部的可编程资源决定，其次由开发流程能否把这些资源高效映射到具体算法决定。理解FPGA架构，不是为了记住型号参数，而是为了在写RTL之前就能判断：这段算法应该放在LUT里、DSP切片里，还是Block RAM里；时钟从哪里来、走哪条路径；综合与实现阶段哪些约束必须提前写清楚。本章围绕可编程逻辑资源、DSP切片、Block RAM、时钟管理，以及综合、实现、布局布线、比特流生成与配置这条完整链路展开。
一、可编程逻辑资源：逻辑、布线与时序的共同体
FPGA最基础的资源是可配置逻辑块（CLB），Xilinx 7系列中每个CLB包含两个Slice，每个Slice内有4个6输入查找表（LUT6）、8个触发器（FF）、进位链和多路复用器。LUT实现组合逻辑，FF实现时序寄存，二者比例约为1:1，但实际设计中常出现“LUT用满、FF剩余”或相反的情况，说明资源评估不能只看总数。
真正决定能否布通的是布线资源。FPGA内部有丰富的开关矩阵、长线和短线，综合报告中的“LUT利用率”只反映逻辑占用，而“布线拥塞”往往在实现阶段才暴露。一个实用判断是：当LUT利用率超过70%时，就应关注拥塞风险；超过85%时，时序收敛难度会显著上升。星载处理中常见的多通道并行结构，容易在局部区域形成布线热点，因此代码中应避免过深的组合逻辑链，必要时插入流水寄存器。
触发器用于打断组合路径、提升时钟频率。以Xilinx Artix-7速度等级-2为例，若某条路径组合延迟为8 ns，理论最高频率约125 MHz；插入一级流水后延迟降到4 ns，频率可提升到约250 MHz。代价是增加一拍延迟，实时处理中必须核算这拍延迟是否影响系统闭环。
二、DSP切片：乘加运算的硬核通道
DSP48E1是7系列中的专用算术切片，核心是一个25×18位乘法器、一个48位累加器和预加器，支持A×B+C、A×B+P、预加后乘等多种模式。星载信号处理中的FIR滤波、FFT蝶形、复数乘法、相关累加都优先映射到DSP切片，而不是用LUT搭建乘法器。
以16通道、32阶FIR滤波为例，若每通道每时钟处理一个采样，需要16×32=512个乘法器。若DSP切片数量不足，就必须采用时分复用：用1个DSP在32个时钟内完成32次乘加，再切换通道。这会带来吞吐率与资源之间的权衡。实际工程中常用“DSP数量×时钟频率”估算乘加吞吐上限，例如100个DSP、200 MHz时钟，理论乘加吞吐为2×10¹⁰次/秒，再根据算法每采样所需乘加数反推可支持的通道数和采样率。
DSP切片还支持级联，多个DSP可构成更宽的累加链，适合大点数相关器。使用时要注意输入位宽对齐和溢出保护，累加器位宽不足会导致结果饱和，星载场景中这类错误往往在轨才暴露，仿真时必须覆盖满量程输入。
三、Block RAM：片上数据缓冲与存储
Block RAM（BRAM）是FPGA内的双端口存储块，7系列中每个BRAM为36 Kb，可配置为两个18 Kb或一个36 Kb，支持真双端口、简单双端口和单端口模式。星载处理中，BRAM常用于：采样数据缓存、FFT旋转因子表、滤波器系数表、跨时钟域FIFO、以及帧级数据缓冲。
BRAM的读写时序需要明确：同步读模式下，读地址锁存后下一拍输出数据，即读延迟为1个时钟。若算法要求当拍读出，必须用分布式RAM或提前一拍给出地址。双端口BRAM可同时进行读写，适合乒乓缓冲：端口A写入当前帧，端口B读出上一帧，实现连续处理不丢数。
容量估算示例：若每帧1024点、每点16位，单帧缓存需16 Kb，一个36 Kb BRAM可存两帧。若做256点复数FFT，旋转因子表约256×16×2=8 Kb，可放入一个18 Kb BRAM。BRAM数量有限时，应优先保证数据缓冲，系数表可考虑用LUT或外部存储替代。
四、时钟管理与跨时钟域
FPGA内部时钟由MMCM或PLL管理，可完成倍频、分频、相移和抖动滤除。星载系统中，输入时钟可能来自晶振、收发器恢复时钟或外部同步信号，必须经过MMCM锁定后才能作为全局时钟使用。MMCM输出通过BUFG驱动全局时钟网络，保证各触发器时钟偏斜最小。
跨时钟域是星载FPGA的高风险点。单比特控制信号用两级触发器同步；多比特数据用异步FIFO或握手协议。异步FIFO的读写指针需格雷码转换，避免多比特同时跳变导致亚稳态。实际设计中，应约束set_clock_groups或set_false_path，明确哪些路径不需要时序分析，否则工具会过度优化或报出虚假违例。
五、综合、实现与布局布线
综合把RTL转换为门级网表，同时完成资源推断。综合阶段的关键是约束：时钟周期、输入输出延迟、时钟域关系。若约束缺失，工具会按默认频率优化，结果可能无法在实际时钟下工作。综合报告中的“LUT利用率”“DSP利用率”“BRAM利用率”是资源评估的第一手依据。
实现阶段分为布局和布线。布局决定每个逻辑单元在芯片上的物理位置，布线连接这些单元。布局质量直接影响时序和拥塞。工具会尝试多种布局策略，若时序不收敛，可调整策略或修改RTL。布线阶段若出现拥塞，通常表现为“路由失败”或“时序违例集中在某区域”，此时应检查是否存在过大的多路选择器、过宽的位宽或局部高扇出。
时序分析是判断设计是否可用的核心。建立时间余量（WNS）和保持时间余量（WHS）必须均大于等于0。若WNS为负，说明关键路径太长，需要插入流水或降低逻辑层级；若WHS为负，说明路径太短，需要增加延迟。星载环境中温度变化大，还应留出足够余量，通常建议WNS≥0.5 ns。
六、比特流生成与配置
实现通过后生成比特流文件，包含FPGA内部所有配置点的数据。比特流可通过JTAG在线加载，也可固化到Flash中上电自动加载。星载系统常用SelectMAP或SPI配置模式，配合看门狗和回读校验，防止单粒子翻转导致配置丢失。
配置流程示例：上电后FPGA从Flash读取比特流，通过SelectMAP 8位模式写入，配置完成后DONE信号拉高。若配置失败，看门狗触发重新加载。在轨运行时，可定期回读配置帧，与黄金比特流比对，发现差异后局部重配置。这一机制对星载FPGA至关重要，因为空间辐射可能改变配置点，导致逻辑功能异常。
从架构资源到开发流程，FPGA设计的本质是“把算法映射到资源，再用约束保证时序”。星载实时信号处理中，这一映射必须兼顾性能、资源和抗辐射可靠性。理解每一类资源的物理特性和限制，才能在RTL阶段做出正确决策，减少后期反复迭代。