📚 课程目录第3章高速模数转换器选型与配置

3. 高速模数转换器选型与配置

在任务载荷高速数据采集系统中，ADC 是决定整条信号链上限的器件。选型一旦确定，前端调理、时钟、接口、存储和功耗预算都会被锁定。本节围绕四个关键决策展开：架构怎么选、采样率与分辨率如何权衡、输入带宽与动态范围如何匹配、SPI 与 JESD204B 接口如何配置。

一、ADC 架构对比：先看速度与精度的边界

高速采集常用的架构有四种。逐次逼近型（SAR）在 1 MSPS～10 MSPS、12～18 bit 区间性价比最高，功耗低、无流水线延迟，适合多通道中速载荷；流水线型（Pipeline）通过多级级联实现 10 MSPS～数 GSPS，分辨率多为 8～14 bit，代价是数周期至数十周期的固定延迟；闪存型（Flash）速度最高但分辨率通常只有 6～8 bit，功耗和面积大，多用于极高速前端；Σ-Δ 型以过采样和噪声整形换取 16～24 bit 高分辨率，但带宽通常限制在 kHz～数 MHz，适合低速高精度传感器。

选型的第一判断不是“哪个最好”，而是“载荷需要多快、多准”。例如某雷达中频采样载荷要求 14 bit、100 MSPS，SAR 无法达到，Σ-Δ 带宽不足，只能选流水线型；而振动监测载荷要求 24 bit、50 kSPS，Σ-Δ 才是正确选择。

二、采样率与分辨率的权衡

采样率由信号带宽决定。按奈奎斯特准则，采样率至少为信号最高频率的两倍；工程上通常取 2.5～5 倍以保证抗混叠滤波器有过渡带。若中频信号中心频率 70 MHz、带宽 20 MHz，采用带通采样时，采样率可低于 2×70 MHz，但必须满足带通采样条件，使信号落在某个奈奎斯特区。

分辨率与采样率往往此消彼长。同一工艺下，位数每增加 1 bit，量化信噪比理论上提高约 6.02 dB，但高速 ADC 的有效位数（ENOB）通常低于标称位数。例如标称 14 bit、100 MSPS 的 ADC，在 70 MHz 输入下 ENOB 可能只有 11.2 bit，对应有效 SNR 约 69 dB。选型时应以数据手册中“目标输入频率下的 ENOB/SNR/SFDR”为准，而不是标称位数。

判断依据：若系统要求 SNR ≥ 65 dB，则 ENOB 至少需 10.5 bit；若手册在目标频点只给出 10 bit ENOB，即使标称 14 bit 也不满足。

三、输入带宽与动态范围

输入带宽指 ADC 模拟前端能有效处理的频率范围，通常以 −3 dB 带宽标注。它必须覆盖信号最高频率并留有余量，否则幅度衰减和高频失真会直接恶化 SNR。动态范围则决定系统能同时分辨大信号和小信号的能力，常用 SFDR、SNR 和无杂散动态范围衡量。

实际配置中，输入网络（巴伦、变压器、RC 抗混叠）会引入插损和带宽限制。例如 ADC 标称输入带宽 1 GHz，但前端巴伦在 200 MHz 以上插损增大，实际可用带宽可能只有 300 MHz。因此选型时要同时核对 ADC 输入带宽、前端网络带宽和采样时钟抖动。时钟抖动对 SNR 的影响可近似为：

SNR_jitter ≈ -20·log10(2π·f_in·t_jitter)

示例：f_in = 70 MHz，t_jitter = 100 fs
SNR_jitter ≈ -20·log10(2π×70e6×100e-15) ≈ 87 dB

若时钟抖动升至 1 ps，同样 70 MHz 输入下 SNR 降至约 67 dB，可能成为系统瓶颈。因此高速采集必须使用低抖动时钟源，并关注 ADC 的孔径抖动指标。

四、SPI 与 JESD204B 接口配置

SPI 适合低速配置通道，用于写寄存器、读状态、设置增益和测试模式。典型配置包括：CPOL/CPHA 模式、时钟频率、片选时序和地址位宽。例如将 ADC 配置为 14 bit、100 MSPS、内部参考、测试斜坡模式，可通过 SPI 写入寄存器 0x01=0x0E、0x02=0x64、0x03=0x01。SPI 不承担高速数据输出，只负责控制面。

JESD204B 是高速数据面接口，用 SerDes 串行输出采样数据，显著减少引脚数。配置要点包括：链路数（L）、每帧字节数（F）、每帧采样数（K）、转换器数（M）、采样位数（N）、子类（Subclass 0/1/2）。Subclass 1 使用 SYSREF 实现确定性延迟，是多通道同步采集的常用选择。典型参数：L=4，M=1，F=2，K=4，N=14，线速率 3.125 Gbps。配置时需保证发送端与接收端参数完全一致，否则链路无法建立。

五、配置示例与验证方法

以某中频采集载荷为例：目标信号中心频率 70 MHz、带宽 20 MHz，要求 SNR ≥ 65 dB。选型过程如下：先按带通采样确定采样率 100 MSPS；再按 SNR 要求反推 ENOB ≥ 10.5 bit，选择标称 14 bit、100 MSPS 流水线 ADC；核对手册在 70 MHz 输入下 ENOB 为 11.2 bit、SNR 约 69 dB，满足要求；前端采用 1:1 巴伦，插损约 1 dB，带宽覆盖 200 MHz；时钟选用 100 MHz 低抖动晶振，抖动 100 fs，对应 SNR 约 87 dB，不构成瓶颈。

接口配置上，SPI 写入寄存器设置采样率、参考电压和测试模式；JESD204B 配置为 L=4、M=1、F=2、K=4、N=14，Subclass 1，线速率 3.125 Gbps。上电后先通过 SPI 读回寄存器确认配置生效，再检查 JESD204B 的 SYNC 信号是否拉高、8B/10B 解码是否对齐、SYSREF 是否稳定。若链路无法建立，优先核对收发两端 L/M/F/K/N 是否一致，再检查线速率和参考时钟。

常见问题：JESD204B 链路建立失败时，不要先怀疑 FPGA 逻辑，应先确认 ADC 与 FPGA 的链路参数、线速率和 SYSREF 时序是否完全匹配。参数不一致是最高频原因。

最终验证可通过采集已知频率的正弦信号，计算输出频谱的 SNR、SFDR 和 ENOB，与手册标称值对比。若实测 ENOB 明显低于预期，依次排查时钟抖动、前端插损、电源噪声和 JESD204B 误码。只有实测指标满足系统要求，选型与配置才算闭环。