4. 星上处理硬件平台集成
星上处理硬件平台集成，本质上是把“算力、存储、互连、供电与热控、抗辐照能力”这五类约束同时落到一块或一组板卡上。与地面高性能计算平台不同，星上平台的第一约束往往不是峰值算力，而是在轨可靠性与可获取性：器件能否在总剂量、单粒子效应和温度循环下持续工作，决定了整个处理链路能否成立。因此，选型不是“挑最快的芯片”，而是先确定任务剖面，再反推器件等级、冗余策略与互连拓扑。
一、从任务剖面到器件选型
选型的第一步是把任务需求翻译成硬件指标。以典型遥感处理任务为例，假设输入为 4 路 12 bit、200 MSPS 的 ADC 数据流，单路数据率约 2.4 Gbps，四路合计约 9.6 Gbps；若每帧需完成辐射校正、几何粗校正与目标检测，单帧预算 20 ms，则平台需在 20 ms 内完成约 1.2 GB 原始数据的搬运与处理。这个“数据率 + 时延 + 算法复杂度”的组合，直接决定了 FPGA、DSP、处理器和存储器的分工。
抗辐照处理器通常承担任务管理、协议栈、健康监控和复杂控制流，选型时重点看：总剂量指标（常见 100 krad(Si) 以上）、单粒子翻转（SEU）与单粒子锁定（SEL）阈值、是否支持 EDAC 和看门狗、以及是否有成熟的辐照测试数据。FPGA 承担高速接口、并行预处理和可重构加速，选型时重点看：可用逻辑资源、DSP Slice 数量、高速收发器速率、是否支持部分动态重构、配置存储器的抗辐照能力。DSP 适合固定算法的流水线处理，如 FFT、滤波、矩阵运算，选型时重点看：MAC 吞吐率、片内存储带宽、是否支持浮点、以及多核间的数据交换机制。
二、存储器与互连总线的匹配
存储器选型要区分“程序存储、数据缓存、大容量存储”三类。程序存储常用抗辐照 PROM 或 MRAM，强调不可挥发与抗 SEU；数据缓存常用 SRAM 或 SDRAM，强调带宽与 EDAC 支持；大容量存储常用 NAND Flash，需配合坏块管理与纠错。以 1.2 GB 帧数据为例，若采用 DDR3 SDRAM，理论带宽 8.5 GB/s，实际可用约 60%～70%，即 5～6 GB/s，足以支撑 20 ms 内多次读写；但若采用 SRAM，容量和成本会迅速成为瓶颈。
互连总线是平台集成的“骨架”。低速控制常用 CAN、UART、I2C；高速数据常用 SpaceWire、RapidIO、PCIe 或 Aurora。SpaceWire 速率约 200 Mbps，适合控制与遥测；RapidIO 可达 3.125 Gbps/lane，适合板内多器件互连；PCIe 可达 5 GT/s 以上，适合与处理器和 FPGA 的高速数据交换。选型时要同时考虑协议开销、拓扑复杂度、抗辐照收发器可用性和线缆/连接器重量。
三、板卡布局与信号完整性
板卡布局要围绕“高速信号短、电源完整、热路径通”三个原则展开。以 FPGA 为中心，ADC 接口应尽量靠近 FPGA 的收发器 bank，差分对等长误差控制在 5 mil 以内；DDR3 走线需做阻抗控制（单端 50 Ω、差分 100 Ω），并保证地址/命令/控制与时钟的时序余量。电源方面，FPGA 核心电压通常 0.9～1.0 V、电流可达数十安培，需采用多相 Buck 加去耦电容阵列，去耦电容按 100 nF、1 μF、10 μF 分层布置，尽量贴近电源引脚。热设计上，高功耗器件下方应铺铜并连接至结构板，必要时加导热垫或热管，确保结温不超过 125 ℃。
四、硬件集成验证的闭环
硬件集成验证不是“上电看灯亮”，而是按层次逐步收敛。建议按以下顺序推进：
- 电源与时钟检查：测量各路电源纹波（目标 <50 mVpp），确认时钟芯片锁定，用示波器观察参考时钟抖动。
- 总线枚举与寄存器访问：通过 JTAG 或调试串口读取 FPGA/处理器 ID，验证 RapidIO 或 PCIe 链路训练成功，读取链路状态寄存器。
- 存储器读写测试：对 DDR3 执行全地址 walking-1/0 测试，记录误码率；对 NAND Flash 执行块擦写与 ECC 校验，统计坏块数。
- 端到端数据通路回环：由信号源注入已知码型，经 ADC→FPGA→DSP→处理器→存储器，再回读比对，误码率应低于 1e-12。
- 环境与辐照验证：在温循箱中执行 -40 ℃～+85 ℃ 循环，监测功能中断；辐照试验中记录 SEL 电流跳变与 SEU 翻转次数，验证 EDAC 纠正能力。
五、选型与集成的关键权衡
实际工程中，抗辐照器件往往比商用器件慢 1～2 代，因此不能简单照搬地面架构。常见做法是：用 FPGA 承担大部分并行计算，DSP 承担固定算法，处理器只做调度和协议；存储器采用“SRAM 做关键缓存 + DDR 做大容量缓存 + Flash 做落盘”的分层结构；互连上，控制走 SpaceWire，数据走 RapidIO 或 PCIe，避免所有流量挤在同一条总线上。板卡布局时，把高速接口集中在板边，电源和热设计集中在板中，调试接口和测试点留在板边可触及位置，便于集成阶段逐项验证。
最终，硬件平台集成是否成功，不看单板是否“能跑”，而看它在电源波动、温度循环和辐照累积后，是否仍能稳定完成端到端处理任务。只有把选型、布局和验证串成闭环，星上处理平台才具备真正的在轨可用性。