3. 三相电网电压信号特征与坐标变换

并网逆变器、PCS或储能变流器要“跟住”电网，第一步不是调PI参数，而是把三相电压从物理量变成控制器能用的直流量。三相电网电压在abc坐标系下是三路相位互差120°的交流量，直接做PI控制会存在稳态误差和相位滞后；通过Clarke变换与Park变换，可以把基波正序分量映射为dq坐标系下的直流量，从而让锁相环用一个PI调节器把q轴电压压到零，实现相位跟踪。本节围绕这条信号链，讲清变换的数学约定、正负序与谐波的分离逻辑，以及工程实现中的关键细节。

一、三相电压的瞬时特征与坐标变换的动机

理想三相电压可写为：

va = Vm·cos(θ)
vb = Vm·cos(θ − 120°)
vc = Vm·cos(θ + 120°)

其中θ = ωt，ω为电网角频率。三相瞬时值之和为零，这是三线制系统的固有约束。若把三相电压看作三维空间中的旋转矢量，其合成矢量幅值恒定、以ω旋转，这就是空间矢量的直观图像。Clarke变换把abc三轴投影到静止的αβ两相正交坐标系，Park变换再把αβ旋转到与电网同步的dq坐标系。前者是“降维”，后者是“旋转”，两者串联后，基波正序电压在dq下变成常数。

二、Clarke变换：等幅值约定与工程实现

工程中常用等幅值Clarke变换，保证αβ矢量幅值与相电压幅值一致：

α = (2/3)·(va − 0.5·vb − 0.5·vc)
β = (2/3)·(√3/2)·(vb − vc) = (1/√3)·(vb − vc)

在三相三线制中，va+vb+vc=0，因此α也可简化为 α = va。这样只需两路采样即可重构第三相，减少ADC通道与计算量。若采用等功率约定，系数会变为√(2/3)，此时αβ矢量幅值与三相功率对应，但幅值不再等于相电压幅值。两种约定没有对错，关键是全系统统一：PLL的鉴相增益、电流环的参考值、功率计算都必须与所选约定一致，否则会出现√(3/2)或2/3的隐性比例错误。

数字实现时，Clarke变换是纯代数运算，每个控制周期执行一次，计算量极小。需要注意的是采样时刻：三相电压应尽量在同一时刻采样，若ADC采用顺序采样，需按采样间隔做相位补偿，否则在高频谐波下会引入额外误差。

三、Park变换与锁相环的鉴相逻辑

Park变换把αβ旋转到dq：

vd =  α·cos(θ̂) + β·sin(θ̂)
vq = −α·sin(θ̂) + β·cos(θ̂)

其中θ̂是PLL估计的电网相位。当θ̂与真实θ一致时，正序基波在d轴为幅值Vm，q轴为0。因此PLL通常取vq作为鉴相误差，经PI调节器输出角频率偏差Δω，再与额定ω0叠加后积分得到θ̂。这就是“q轴归零”的同步机理。若把vq的符号取反，环路极性会反转，PLL将锁定在θ̂ = θ + 180°，导致并网电流反相，这是调试中常见的低级但致命的错误。

需要强调：Park变换本身不产生同步能力，它只是把相位误差映射为vq。真正让θ̂跟踪θ的是PI闭环。因此PLL的带宽、阻尼比、抗噪能力，决定了它在电网畸变下的表现。

四、正负序分量：不平衡的根源与分离

实际电网存在不平衡，三相电压不再严格对称。任意三相不平衡电压可分解为正序、负序和零序三组对称分量。正序以ω逆时针旋转，负序以−ω顺时针旋转，零序三相同相。在三相三线制中零序无通路，可忽略；但负序分量会带来严重后果：在正序同步旋转的dq坐标系下，负序表现为2倍频（100Hz/120Hz）的交流分量，叠加在vd、vq上，使PLL输出相位出现2倍频波动，进而污染电流指令，产生负序电流和功率脉动。

工程上分离正负序的常用方法有：

  • 延迟对消法（DDSRF/双dq）：分别用θ̂和−θ̂做两次Park变换，得到正序dq与负序dq，再通过解耦网络互相抵消2倍频耦合项。实现简单，但动态响应受滤波带宽限制。
  • SOGI/二阶广义积分器：对αβ分量生成正交信号，再构造正负序分量。对谐波有一定抑制，参数整定需兼顾带宽与选择性。
  • 陷波器法：在dq轴上对2倍频设置陷波器，直接滤除负序引起的波动。结构简单，但会降低环路带宽，且对频率偏移敏感。

选择哪种方案，取决于不平衡度、允许的相位波动和动态响应要求。若只做基本并网，DDSRF是较稳妥的起点；若电网畸变严重且需要快速正负序分离，SOGI更合适。

五、谐波对同步的影响与抑制思路

电网谐波（5次、7次、11次、13次等）在dq坐标系下会映射为6倍频、12倍频等交流分量。例如5次负序谐波在正序dq下表现为6倍频，7次正序谐波同样表现为6倍频。这些分量若不被抑制，会通过PLL的PI调节器调制θ̂，使相位出现周期性抖动，进而使并网电流含有谐波。抑制手段包括：降低PLL带宽、在鉴相后加低通或陷波、采用多重复系数滤波器（MAF）或SOGI-PLL。降低带宽会牺牲动态响应，因此需要在抗扰与快速之间折中。工程上常把PLL带宽设在20~50Hz，并对6倍频、12倍频设置陷波，兼顾两者。

三相电压采样 → Clarke → Park → PLL 鉴相与正负序/谐波影响 三相电压采样 va, vb, vc 同一时刻采样 Clarke 变换 α = va β = (vb − vc)/√3 Park 变换 vd = α·cosθ̂ + β·sinθ̂ vq = −α·sinθ̂ + β·cosθ̂ PLL 环路 vq → PI → Δω 积分 → θ̂ θ̂ 反馈 dq 坐标系下的分量映射：正序为直流，负序与谐波为交流 正序基波（+ω） dq 下为直流：vd = Vm, vq = 0 PLL 锁定目标 负序（−ω） dq 下为 2 倍频交流 引起相位与功率脉动 5/7 次谐波 dq 下为 6 倍频交流 11/13 次 → 12 倍频 抑制与分离手段 DDSRF 双dq解耦 SOGI 正交信号生成 陷波器 / MAF 滤波 降低 PLL 带宽

六、工程实现要点与参数示例

下面给出一个典型的PLL数字实现片段，采用等幅值Clarke、q轴鉴相、PI+积分结构。示例参数为：额定频率50Hz，PLL带宽约30Hz，阻尼比0.707，采样周期Ts=100μs（10kHz）。这些参数属于教学示例，实际需根据电网条件和动态要求整定。

// 每周期执行一次
// 1. Clarke（等幅值，三线制）
alpha = va;
beta  = (vb - vc) * 0.577350269f;   // 1/√3

// 2. Park
float ct = cosf(theta_hat);
float st = sinf(theta_hat);
vd =  alpha * ct + beta * st;
vq = -alpha * st + beta * ct;

// 3. PI 调节器（q轴归零）
err = 0.0f - vq;                    // 目标 vq = 0
integ += Ki * err * Ts;
if (integ >  OUT_MAX) integ =  OUT_MAX;
if (integ < -OUT_MAX) integ = -OUT_MAX;
delta_w = Kp * err + integ;

// 4. 角频率与相位积分
omega = W0 + delta_w;               // W0 = 2π·50
theta_hat += omega * Ts;
if (theta_hat > TWO_PI) theta_hat -= TWO_PI;
if (theta_hat < 0.0f)   theta_hat += TWO_PI;

其中Kp、Ki可按二阶环路参数估算：Kp ≈ 2ζωn/Vm，Ki ≈ ωn²/Vm，ωn为自然频率，Vm为相电压幅值。若Vm取311V（220V相电压峰值），ωn取2π·30 rad/s，ζ=0.707，则Kp约0.28，Ki约53。实际整定时先给较小Kp，观察vq收敛情况，再逐步加大直到相位阶跃响应无超调且抗噪可接受。

调试建议：先用三相可编程电源输出纯正序基波，确认PLL锁定后θ̂与电网相位一致；再注入10%负序，观察vq是否出现2倍频波动；最后注入5次、7次谐波，观察相位抖动。若波动明显，优先检查是否已启用正负序分离或陷波，而不是盲目降低带宽。
常见错误：Clarke变换系数与Park变换系数不匹配，导致vd、vq幅值偏差；或PLL的vq符号取反，使系统锁定在反相180°。并网前务必用示波器或录波确认θ̂与电网A相过零点对齐，且并网电流与电网电压同相。

总结来看，abc到αβ再到dq的变换链，本质是把交流同步问题转化为直流调节问题。正序基波在dq下是直流，负序是2倍频，谐波是6倍频、12倍频等交流分量。工程实现的关键在于：统一变换约定、保证采样同步、正确设置鉴相极性，并根据电网畸变程度选择正负序分离与谐波抑制策略。只有把这条信号链的每个环节都处理清楚，PLL才能在真实电网条件下稳定、准确地提供同步相位。

← 上一章 📖 返回目录 下一章 →