4. 数字控制基础
数字电源控制器取代模拟补偿网络后，环路特性不再由电阻电容的物理值直接决定，而是由ADC量化精度、PWM分辨率、采样频率以及信号链延迟共同塑造。这些数字域参数不仅影响稳态精度和动态响应，更直接决定了补偿器可实现的相位裕度与带宽上限。理解这些基础参数的物理含义及其对环路增益的数学影响，是设计可靠数字补偿器的前提。
上图展示了数字控制信号链的完整闭环路径：模拟输出电压经ADC量化变为数字量，数字补偿器计算占空比指令，DPWM模块将其转换为开关驱动信号。每一个环节都会引入特定的误差或延迟，这些因素叠加后决定了实际可达到的控制性能。下面分别深入剖析各参数的作用机理。
4.1 ADC分辨率与量化误差对环路的影响
核心原理：ADC将连续的模拟电压离散为有限个数字码值，其分辨率N位决定了最小可检测电压变化ΔV = Vref/2^N。这个量化步长在反馈路径中相当于引入了非线性增益环节。当输出电压误差小于半个LSB时，ADC输出码值不再变化，环路等效为开环状态，导致稳态输出存在一个不确定区间，即极限环振荡的根源。
判断方法与设计准则：ADC分辨率的选择必须与PWM分辨率匹配。若ADC分辨率低于PWM分辨率，则PWM的微小占空比调整无法被ADC感知，环路会持续搜索但无法收敛到目标值。工程上要求ADC分辨率至少比PWM分辨率高1~2位，确保反馈信号能够分辨出PWM每一步调整带来的输出电压变化。
| 参数组合 | 稳态行为 | 动态响应 | 设计建议 |
|---|---|---|---|
| ADC 12bit + PWM 10bit | 无极限环，稳态精度高 | 量化噪声低，环路平滑 | 推荐用于高精度电源 |
| ADC 10bit + PWM 10bit | 可能出现1~2 LSB极限环 | 动态响应有轻微抖动 | 需增加数字抖动或滞回 |
| ADC 8bit + PWM 10bit | 极限环明显，输出波动大 | 环路不稳定风险高 | 不推荐，需重新匹配 |
4.2 PWM分辨率与占空比量化
核心原理：数字PWM通过计数器比较产生占空比，其分辨率由计数时钟频率与开关频率的比值决定：N_pwm = log2(f_clk / f_sw)。例如，100MHz计数时钟、500kHz开关频率下，PWM分辨率为7.64位。占空比量化意味着输出电压只能以离散步进调整，步进大小ΔD = 1/2^N_pwm，对应的输出电压步进为ΔVout = Vin × ΔD。
操作流程与匹配策略：
- 确定开关频率f_sw和系统时钟f_clk，计算PWM分辨率位数。
- 根据输入输出电压范围，计算每个PWM步进对应的输出电压变化量。
- 确保该电压变化量小于ADC的1个LSB对应电压，否则PWM调整无法被ADC有效识别。
- 若PWM分辨率不足，可采用抖动技术（如Σ-Δ调制）在多个开关周期内平均实现更细的占空比。
4.3 采样频率与环路带宽的关系
核心原理：数字控制器的采样频率f_s决定了控制更新的速率。根据香农采样定理，采样频率必须大于信号最高频率的两倍，但在开关电源中，采样频率通常与开关频率相同或为其整数倍。采样保持效应会在控制环路中引入额外的相位延迟，其等效延迟时间为T_s/2（当采样时刻位于PWM周期中心时）。这个延迟会降低相位裕度，限制可实现的环路带宽。
判断方法与带宽限制：数字控制环路的交叉频率f_c通常被限制在采样频率的1/10~1/6以内。例如，采样频率为500kHz时，最大可实现带宽约为50~80kHz。若试图将带宽推高至100kHz以上，采样延迟引入的相位滞后将超过30°，需要补偿器提供额外的相位提升，这往往超出PID补偿器的能力范围。
// 采样延迟相位滞后计算示例
// 采样频率 fs = 500kHz，目标带宽 fc = 50kHz
// 采样保持等效延迟 T_delay = 1/(2*fs) = 1μs
// 在fc处的相位滞后 = 360° × fc × T_delay
// = 360° × 50kHz × 1μs = 18°
// 加上PWM更新延迟（通常1个开关周期）后总延迟约36°4.4 延迟链路的构成与补偿策略
核心原理：数字控制环路中的延迟由多个部分构成：ADC采样保持时间、ADC转换时间、数字补偿器计算时间、PWM更新延迟以及功率级驱动延迟。这些延迟的总和决定了从模拟量变化到占空比调整生效的总滞后时间。延迟越大，相位裕度损失越多，系统越接近不稳定边界。
延迟分解与优化方法：
- ADC转换延迟：逐次逼近型ADC转换时间通常为1~2μs，流水线型更快但成本高。选择转换时间小于开关周期1/10的ADC。
- 计算延迟：补偿器算法执行时间取决于控制器主频和算法复杂度。采用查表法或简化PID可减少计算周期。
- PWM更新延迟：多数数字控制器在PWM周期开始时锁存占空比，因此更新延迟为0~1个开关周期。采用"立即更新"模式可减少半个周期延迟。
- 总延迟预算：设计时应将总延迟控制在开关周期的1.5倍以内，否则需要采用预测控制或状态观测器补偿。
4.5 案例拆解：12V→1V/10A Buck变换器数字环路设计
背景与约束：某通信设备需要12V输入、1V/10A输出的Buck变换器，要求输出电压精度±1%，动态响应恢复时间小于50μs。选用数字控制器，开关频率500kHz，系统时钟100MHz。
初始参数与问题：初步设计采用ADC 10位、PWM 10位、采样频率等于开关频率。实测稳态输出电压波动达到±15mV，超出±10mV的设计指标，且动态负载跳变时恢复时间达80μs。
分析过程：
- 检查ADC量化步进：2.5V/1024≈2.44mV，对应输出1V时误差贡献约0.24%，满足精度要求。
- 检查PWM步进：12V/1024≈11.7mV，远大于ADC步进，导致PWM最小调整量过大，无法精细调节输出电压。
- 计算延迟：ADC转换1μs + 计算0.5μs + PWM更新1μs = 2.5μs，占开关周期（2μs）的125%，相位裕度严重不足。
优化措施：
- 将PWM分辨率提升至11位（通过增加计数时钟至200MHz或采用抖动技术），使PWM步进降至5.86mV。
- 将采样时刻调整至PWM周期中心，利用对称采样减少等效延迟至1μs。
- 优化补偿器算法，将计算时间从0.5μs压缩至0.2μs（采用定点运算和查表法）。
- 增加微分项增益，补偿剩余延迟带来的相位损失。
结果对比：优化后稳态输出电压波动降至±5mV以内，动态恢复时间缩短至35μs，相位裕度从28°提升至52°，系统在全负载范围内稳定运行。
复盘经验：数字电源设计必须从系统层面统筹ADC、PWM和延迟参数，不能孤立优化单一模块。PWM分辨率不足是导致稳态精度差的常见原因，而延迟过大则是动态响应恶化的主要因素。建议在设计初期就建立完整的延迟预算表，并预留足够的相位裕度余量。
综上所述，数字控制环路的性能由ADC分辨率、PWM分辨率、采样频率和信号链延迟四个核心参数共同决定。设计者需要理解每个参数的物理本质及其对环路增益和相位的影响，通过合理的参数匹配和延迟优化，才能充分发挥数字控制的灵活性，实现高性能的开关电源设计。