4、DDR时序基础：建立时间与保持时间、时序裕量计算、DDR3/DDR4/DDR5时序差异

时序，是DDR系统的命脉。信号完整性分析做到最后，其实都是在为时序服务。我见过不少工程师，仿真波形调得漂漂亮亮，结果一上板子就跑不起来——问题往往就出在时序裕量上。

这一章，我们就把DDR时序的底子打扎实。从最基本的建立时间和保持时间开始，一步步算清楚时序裕量，最后再看看DDR3、DDR4、DDR5这三代产品在时序上到底差在哪。

4.1 建立时间与保持时间：芯片的“规矩”

先问一个问题：为什么芯片要有建立时间和保持时间？

说白了，芯片内部的触发器（Flip-Flop）不是瞬间就能把数据锁住的。它需要一个稳定的窗口——数据必须在时钟沿到来之前就准备好，并且在时钟沿之后还要维持一段时间。这个“之前”就是建立时间（t_SU），“之后”就是保持时间（t_H）。

违反这两个时间，触发器就可能进入亚稳态——输出既不是0也不是1，来回振荡。我在项目中遇到过一块DDR3板子，低温下偶尔报错，查了三天，最后发现是保持时间裕量只剩了5ps。嗯，5ps，刚好在工艺角下被吃掉。

4.2 时序裕量计算：到底够不够？

时序裕量，就是实际可用时间减去芯片要求的时间。裕量为正，系统稳定；裕量为负，等着出问题吧。

DDR的时序分析主要分两段：读路径和写路径。我们重点看写路径，因为SI仿真最常碰的就是它。

4.2.1 建立时间裕量（t_SU Margin）

计算公式其实不复杂：

t_SU_margin = t_cycle - t_flight_max - t_Skew - t_jitter - t_SU(芯片要求)

其中：

• t_cycle：时钟周期。DDR3-1600就是1250ps。
• t_flight_max：信号从控制器到颗粒的最大飞行时间。
• t_Skew：时钟与数据之间的偏斜。
• t_jitter：时钟抖动，一般取峰峰值。
• t_SU(芯片要求)：颗粒数据手册里给的建立时间。

4.2.2 保持时间裕量（t_H Margin）

保持时间裕量更“娇气”。它跟飞行时间的最小值有关：

t_H_margin = t_flight_min - t_Skew - t_jitter - t_H(芯片要求)

注意，这里用的是最小飞行时间。信号跑得太快，反而可能出问题——数据在时钟沿之后还没稳住就变了，保持时间就违例了。

4.3 DDR3/DDR4/DDR5时序差异

三代DDR，时序要求天差地别。我整理了一张对比表，方便你对照：

参数	DDR3	DDR4	DDR5
数据速率（典型）	800~2133 MT/s	1600~3200 MT/s	4800~6400 MT/s
VDD电压	1.5V	1.2V	1.1V
tCK（周期）	~1250ps @1600	~625ps @3200	~312ps @6400
tSU（典型）	~150ps	~100ps	~60ps
tH（典型）	~150ps	~100ps	~60ps
DQS/DQ时序关系	源同步，DQS边沿对齐DQ中心	源同步，DQS边沿对齐DQ中心（写）	源同步，支持DQS门控训练
ODT（片上端接）	静态ODT	动态ODT（写时切换）	动态ODT + 自适应
写均衡	不支持	支持（Write Leveling）	支持（增强版）

从表里能看出几个趋势：

• 周期越来越短：DDR5的时钟周期只有DDR3的四分之一不到。时序裕量被极度压缩。
• 电压越来越低：1.5V降到1.1V，信号摆幅变小，噪声容限跟着缩水。
• 建立/保持时间要求更严：从150ps降到60ps，PCB走线偏差必须控制在±10ps以内。

我个人觉得，DDR5最大的挑战不是速率，而是时序窗口太小。你想想看，312ps的周期里，要完成数据建立、保持、时钟偏斜、抖动……留给PCB的裕量可能只有几十皮秒。这时候，信号完整性仿真就不是“做不做”的问题，而是“怎么做才够准”的问题。

4.4 三代DDR的时序演进逻辑

为什么DDR4要引入Write Leveling？为什么DDR5要搞DQS门控训练？

原因很简单：速率高了，时序偏差必须被校准掉。

DDR3时代，走线等长做到±50mil就够用。到了DDR4，±20mil是基本要求。DDR5？我建议你按±5mil去控，而且必须做时序仿真验证。

下面这张图，画的是三代DDR的时序窗口变化趋势。你可以直观地看到，窗口在缩小，对PCB的要求在提高。

4.5 仿真中的时序裕量验证方法

仿真时怎么判断时序裕量够不够？我一般按这个流程走：

1. 提取拓扑：从PCB中提取DDR信号网络，包含驱动、走线、过孔、接收端。
2. 设置激励：用PRBS码型模拟真实数据，跑瞬态仿真。
3. 测量眼图：在接收端看眼图，测量t_SU和t_H位置的电压裕量。
4. 计算时序裕量：把电压裕量换算成时间裕量，再减去芯片要求的t_SU/t_H。
5. 加工艺角：至少跑FF、TT、SS三个角，确保裕量在全温全压下都为正。